用最新工具解決FPGA設(shè)計中的時序問題
加入技術(shù)交流群
時序問題的惱人之處在于沒有哪種方法能夠解決所有類型的問題。由于客戶對于和現(xiàn)場應(yīng)用工程師共享源代碼通常非常敏感，因此我們通常都是通過將工具的潛力發(fā)揮到極致來幫助客戶解決其時序問題。當(dāng)然好消息就是通過這種方法以及優(yōu)化RTL代碼，可以解決大多數(shù)時序問題。
但在深入探討之前，我們首先需要對時序問題進(jìn)行一點基本分析。這里的目標(biāo)是首先排除明顯的問題，如將時鐘引腳置于器件的上部、在器件下部驅(qū)動數(shù)字時鐘管理器(DCM)，然后再在器件上部驅(qū)動全局緩沖(BUFG)。
有時，此類引腳布局會導(dǎo)致根本沒有辦法滿足時序要求。通過察看時序報告中的延遲，通?？梢园l(fā)現(xiàn)這些明顯的時序問題。在這些情況下，為了解決這些明顯的問題，都需要利用底層規(guī)劃工具“floorplanner”將造成問題的部分鎖定在適當(dāng)?shù)奈恢?。底層布局?guī)劃工具還可以幫助以可視的方式來理解時序問題。
用最新工具進(jìn)行時序分析
假設(shè)問題并非這么明顯，那么為了鎖定問題所在，需要了解所使用的器件系列以及軟件版本。通常，每種器件系列對應(yīng)一種最優(yōu)的軟件版本。如Xilinx Virtex-4器件對應(yīng)的最佳軟件是ISE軟件9.2i版，而對Virtex-5 FPGA則是ISE軟件10.1版。
綜合工具的版本也很重要，因此當(dāng)采用最新的器件架構(gòu)時，下載并使用最新版軟件非常重要。軟件開發(fā)幾乎總是滯后于硬件功能，因此我不提倡使用舊版軟件進(jìn)行基于新器件的設(shè)計。
然而，有些客戶由于擔(dān)心新的和未知的軟件缺陷而不愿意升級軟件。但是，在使用最新的器件時，如果希望更好地處理時序挑戰(zhàn)，強烈建議下載最新版軟件。
擁有了最適用于目標(biāo)器件系列的軟件，還需要確定最佳的實現(xiàn)選項。可惜，并沒有適用于所有情況的超級選項組合。對于設(shè)計實現(xiàn)工具來說，有成千上萬種不同的實現(xiàn)選項組合。根據(jù)所使用的實現(xiàn)選項不同，時序分?jǐn)?shù)(即所有存在錯誤的時序路徑與時序要求的差異總和，以皮秒表示)也會有很大不同。
賽靈思的幾款工具可幫助確定適用于特定設(shè)計的最佳實現(xiàn)選項。ISE軟件現(xiàn)在包括兩個工具：Xplorer以及最近發(fā)布的SmartXplorer。SmartXplorer可充分發(fā)揮多處理器優(yōu)點，能夠以不同選項組合運行多個實施實例。
SmartXplorer需要Linux支持，但使用非常容易。其命令行很簡單：smartxplorer designname.edn -p xc5vlx110t-1ff1136.
只要用戶約束文件(UCF)和網(wǎng)表約束文件(NCF)文件名相同，SmartXplorer會自動使用正確的選項。唯一需要做的是編輯主機列表文件。
SmartXplorer可以通過SSH/rsh安全shell登錄到其他機器。只需要在名為smartxplorer.hostlist的文件中將每臺機器一行將機器名字添加進(jìn)去就可以了。如果機器有兩個處理器，請將機器列出兩次。
PlanAhead軟件也包括了與SmartXplorer類似的稱為ExploreAhead的功能。ExploreAhead支持同時在多臺 Linux機器上分布式運行布局布線任務(wù)。所有這些工具的目的都是類似的：確定實現(xiàn)工具的最佳選項組合，以獲得最好的時序得分。
請注意選項的不同組合對于時序得分和運行時間的巨大影響。仔細(xì)調(diào)整綜合選項也非常重要。例如，在綜合選項中關(guān)閉結(jié)構(gòu)層次(hierarchy)通常會大大提高性能。綜合過程中的約束條件好壞在滿足時序方面的作用也很突出。
用PlanAhead分析時序
在了解實現(xiàn)選項對最佳時序分值的影響之后，現(xiàn)在可以開始有效地分析時序問題了。這時候，PlanAhead是一款非常有價值的工具，可以視覺化顯示布局布線后的設(shè)計。利用它，還可以導(dǎo)入時序約束并在已布局窗口交叉探查(cross-probe)時序失敗的路徑。
當(dāng)工具本身的決策不好時，則可以通過平面布局模塊或通過手工布局部分組件的方式來糾正。這一過程通常需要反復(fù)多次，才能夠確定時序優(yōu)化的最佳設(shè)計布局方式。PlanAhead軟件的可視化功能確實使這一工作的完成更容易了。
利用PlanAhead軟件，首先創(chuàng)建項目(project)，然后將HDL或網(wǎng)表文件導(dǎo)入工具中。一旦創(chuàng)建了一個項目，就可以選擇 “File→Import Placement”。選擇時序優(yōu)化效果最佳的布局布線后(ncd)文件，將布局布線信息導(dǎo)入PlanAhead軟件項目。
本文引用地址：http://m.butianyuan.cn/article/201706/349418.htm
軟件會將PlanAhead項目組織到幾個不同的窗口。左上窗口是物理分層窗口，描述了設(shè)計中的當(dāng)前區(qū)域組。選定窗口在下面，包含了當(dāng)前選定的數(shù)據(jù)詳細(xì)信息。中間窗口是網(wǎng)表窗口，給出了整個網(wǎng)表的分層結(jié)構(gòu)。最右側(cè)窗口是器件觀察窗(Device view)，里面已經(jīng)充滿了設(shè)計實施完成后的邏輯。
然后，將時序分析報告(TWR/TWX)導(dǎo)入到PlanAhead工具中。選擇“File→Import TRCE Report”。這一步將時序報告數(shù)據(jù)添加到底部窗口。按照時序余量(timing slack)對這一窗口進(jìn)行排序可以將焦點首先集中于違反時序要求最多的地方。經(jīng)常的情況是解決了這些時序偏差最大的地方所存在的問題也就解決了整個設(shè)計的時序問題。
一旦選擇了一條時序失敗的路徑，PlanAhead軟件就會選定時序失敗路徑上的實例和連接。按F9鍵放大顯示選定的部分。
這兒的事情顯得有些復(fù)雜。必須進(jìn)行一定的審查和思考才能夠明顯布局布線工具將基本單元(primitive)放在某個地方，以及為什么對于當(dāng)前的特定設(shè)計來說還有更好的方法。
可以放大顯示任何高亮的基本單元。鼠標(biāo)點擊一個基本單元并拖動，可以更好地觀察其連接情況。在網(wǎng)表窗口，還可以移動到包含了所選實例的頂層模塊。鼠標(biāo)右擊模塊名稱并為選定的實例選擇顏色，這樣就可以顯示出這一模塊在芯片中的布局，以及組內(nèi)單元是靠近還是散開的。
可能發(fā)現(xiàn)有時需要更好地鎖定特定的基本單元。Block RAM和DSP模塊的自動布局是導(dǎo)致時序失敗的常見原因。很容易發(fā)現(xiàn)布局布線工具將Mult18安排的位置很不好。時序失敗路徑中的塊RAM輸出連接到 Mult18，后者的輸出又饋送到進(jìn)位鏈。塊RAM在上部、Mult18在下部，而邏輯部分又位于上部。如果布線不需要上上下下、邊邊角角地來回繞，該路徑應(yīng)當(dāng)可以滿足時序要求。
時序問題不同，在PlanAhead軟件中處理這些時序問題的解決方案也跟著變化。在PlanAhead設(shè)計工具中解決時序問題需要不斷實踐。該解決方案體現(xiàn)以下操作步驟中：
1. 選擇高亮顯示失敗的時序路徑。
2. 右擊路徑上的某個實例，選擇“Highlight With →color of choice”。
3. 在左側(cè)欄中，將底部第二個Mult18釋放。右擊“Unplace。這將為時序失敗的塊RAM騰出空間。
4. 點擊拖動底部的Mult18向左上移動一個位置。
5. 點擊拖動右邊的塊RAM到底部左側(cè)的自由塊RAM位置。
6. 選定失敗的時序路徑，確認(rèn)路徑看起來是優(yōu)化的。
7. 選擇“Tools→Clear PlacementConstraints”。點擊第一個選項中的“Next”。
8. 選擇“Unplace All But SelectedInstances”。在余下的向?qū)Р襟E點擊“Next”。
9. 如果希望在“PlanAhead軟件外運行實施流程，選擇“File →Export Floorplan”。
10. 工具會輸出一個新的文件名為“top.ucf”的UCF文件。你可直接使用這一文件，或者將文件中的約束加入到原始UCF中。
11. 另一個選擇是在PlanAhead軟件內(nèi)運行實施工具。
選擇“Tool→Run ISE Place Route with ExploreAhead。
ExploreAhead提供了許多很好的功能，包括：自動從器件觀察窗導(dǎo)入約束到UCF；簡化了從ExploreAhead中運行的布局和時序結(jié)果的導(dǎo)入。
Pblock和底層規(guī)劃
如果發(fā)現(xiàn)布局中有許多時序失敗路徑，手工布局調(diào)整通常無法解決問題。反過來，應(yīng)當(dāng)創(chuàng)建區(qū)域組。創(chuàng)建區(qū)域組(Pblock)的方式之一是在網(wǎng)表窗口中右擊模塊名字并選擇“Draw Pblock”。然后在器件觀察窗中希望放置區(qū)域組的地方畫一個長方形。
工具會創(chuàng)建一個Pblock，同時會顯示有關(guān)的詳細(xì)信息。屬性窗口會顯示Pblock需要的邏輯資源以及畫出的長方形區(qū)域組中可用的資源。
設(shè)計的底層規(guī)劃是一個需要深度交互的過程。你可能會發(fā)現(xiàn)需要反復(fù)多次調(diào)整區(qū)域組才能夠達(dá)到目標(biāo)。請記住有時創(chuàng)建的區(qū)域組越小越少越好。你并不是總需要將整個模塊固定為區(qū)域組。集中于時序失敗的基本單元，將它們組合為區(qū)域組并單獨為其進(jìn)行底層規(guī)劃。
在此過程中，應(yīng)當(dāng)利用Pblock指標(biāo)(Metrics)來更好地理解有關(guān)功能，如區(qū)域組中可配置的邏輯塊(CLB)的利用情況如何(可以在 PlanAhead軟件左上窗口中點擊Metrics標(biāo)簽來查看可用的指標(biāo))。這可幫助確定是否某個特定區(qū)域中太擁擠以致妨礙布線。如果確實比較擁擠，可能需要通過平面規(guī)劃將設(shè)計邏輯放得散開一些。
一旦利用PlanAhead軟件獲得盡可能好的時序分?jǐn)?shù)，最后的任務(wù)就是優(yōu)化代碼。PlanAhead設(shè)計工具現(xiàn)在支持HDL源文件。根據(jù)你導(dǎo)入的源文件不同，你可以從時序問題出發(fā)通過交叉探查功能回查到網(wǎng)表或HDL。
利用原理圖觀察窗(Schematic view)，可以察看整個時序路徑。只需要從時序結(jié)果中選擇時序路徑并按F4。仔細(xì)觀察從其他模塊扇入扇出的邏輯。由于外部接口要求，工具可能經(jīng)常需要將模塊在芯片上散開部署。如果是這樣，可能需要使用流水線。
Block RAM和DSP輸出時序是引起時序問題的常見原因。通過在這些模塊的輸出進(jìn)行存儲，通常可以恢復(fù)一納秒甚至更多的時間。
評論