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EEPW首頁 >> 主題列表 >> fpga ip

基于FPGA的SoC/IP驗證平臺的設(shè)計與應(yīng)用

  • SoC是大規(guī)模集成電路的發(fā)展趨勢。SoC設(shè)計必須依靠完整的系統(tǒng)級驗證來保證其正確性?；贔PGA的驗證平臺能夠縮短SoC驗證時間，并提高驗證工作的可靠性，還具有可重用性。本文利用Altera公司的FPGA設(shè)計了一個基于片上總線的SoC原型驗證平臺，并將VxWorks嵌入式操作系統(tǒng)應(yīng)用于此平臺，通過軟硬件協(xié)同驗證的方法，驗證了平臺的可靠性。該平臺在CF卡及通用智能卡SoC芯片驗證中得以應(yīng)用。
  • 關(guān)鍵字： SoC驗證平臺  系統(tǒng)級驗證  FPGA  

以FPGA可編程邏輯器件為設(shè)計平臺的全彩led顯示屏設(shè)計方案

  • 　介紹了一種以FPGA 可編程邏輯器件為設(shè)計平臺的、采用大屏幕全彩led 顯示屏進(jìn)行全彩灰度圖像顯示的掃描控制器實現(xiàn)方案。經(jīng)過對“19 場掃描”理論灰度實現(xiàn)原理的分析，針對采用該方法實現(xiàn)的全彩LED
  • 關(guān)鍵字： LED  顯示屏設(shè)計  FPGA  

采用FPGA部分動態(tài)可重構(gòu)方法的信號解調(diào)系統(tǒng)設(shè)計

  • 針對調(diào)制樣式在不同環(huán)境下的變化，采用了FPGA部分動態(tài)可重構(gòu)的新方法，通過對不同調(diào)制樣式信號的解調(diào)模塊的動態(tài)加載，來實現(xiàn)了不同環(huán)境下針對不同調(diào)制樣式的解調(diào)這種方式比傳統(tǒng)的設(shè)計方式具有更高的靈活性、可擴(kuò)展性，并減低了成本和功耗該設(shè)計方案同時也介紹了FPGA部分動態(tài)可重構(gòu)的概念和特點，可以對其它通信信號處理系統(tǒng)設(shè)計提供一定的參考。
  • 關(guān)鍵字： 可重構(gòu)技術(shù)  解調(diào)模塊  FPGA  

高性能DC/DC轉(zhuǎn)換器應(yīng)對FPGA應(yīng)用中的供電要求

  • 最近FPGA供應(yīng)商推出的新型可編程器件進(jìn)一步縮小了FPGA和ASIC之間的性能差別。盡管這類器件的可配置性對設(shè)計工程師很有吸引力，但使用這 些器件所涉及的復(fù)雜設(shè)計規(guī)則和接口協(xié)議，要求設(shè)計工程師經(jīng)過全面的培訓(xùn)，并需要進(jìn)行參考設(shè)計評估、設(shè)計仿真和驗證工作。另一方面，F(xiàn)PGA應(yīng)用中非常復(fù)雜 的模擬設(shè)計，例如用于內(nèi)核、I/O、存儲器、時鐘和其它電壓軌的DC/DC穩(wěn)壓器，也要求新的解決方案。本文討論的高性能DC/DC轉(zhuǎn)換器有助于系統(tǒng)設(shè)計 工程師克服這些挑戰(zhàn)。
  • 關(guān)鍵字： 電壓軌  DC/DC  FPGA  

基于FPGA實現(xiàn)CPCI數(shù)據(jù)通信

  • 本文設(shè)計的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054，通過Verilog HDL語言在FPGA中產(chǎn)生相應(yīng)的控制信號，完成對數(shù)據(jù)的快速讀寫，從而實現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
  • 關(guān)鍵字： CPCI協(xié)議轉(zhuǎn)換  Verilog  FPGA  

基于FPGA的主從式高速數(shù)據(jù)采集與傳輸系統(tǒng)

  • 針對數(shù)據(jù)采集系統(tǒng)有信號形式多樣、實時傳輸和靈活配置的要求，介紹了一種基于FPGA的數(shù)據(jù)采集和傳輸系統(tǒng)，以及系統(tǒng)數(shù)字電路的程序設(shè)計。該系統(tǒng)以現(xiàn)場可編程邏輯陣列（FPGA）作為數(shù)據(jù)采集、預(yù)處理、組幀和傳輸?shù)目刂坪诵模ㄟ^低速串口接收控制命令，以高速USB接口向控制臺發(fā)送采集數(shù)據(jù)幀，設(shè)計了數(shù)字FIR濾波器濾除采集電路的信號干擾。
  • 關(guān)鍵字： 數(shù)字FIR濾波器  數(shù)據(jù)采集系統(tǒng)  FPGA  

基于FPGA的34位串行編碼設(shè)計

  • 為實現(xiàn)某專用接口裝置的接口功能檢測，文中詳細(xì)地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設(shè)計了該類型編碼的接收、發(fā)送電路。重點分析了電路各模塊的設(shè)計思路。電路采用SOPC模塊作為中心控制器，設(shè)計簡潔、可靠。試驗表明：該設(shè)計系統(tǒng)運行正常、穩(wěn)定。
  • 關(guān)鍵字： 串行編碼  SOPC  FPGA  

利用FPGA和多通道光模塊組合長距離傳送高速數(shù)據(jù)

  • 目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進(jìn)行數(shù)據(jù)傳送，并可通過使用多個并行通道達(dá)成超過100Gbps的數(shù)據(jù)傳輸率，不過傳送的距離卻受到限制，一個可以改善傳輸距離的作法是使用光互連來取代銅電纜，Alt
  • 關(guān)鍵字： DSP  LGA  FPGA  DDM  

基于FPGA的指紋識別系統(tǒng)的設(shè)計與實現(xiàn)

  • 為了提高指紋識別系統(tǒng)的實時性和處理速度，設(shè)計和實現(xiàn)了一種基于FPGA的嵌入式指紋識別系統(tǒng)。該系統(tǒng)采用處理器結(jié)合自定義硬件邏輯的方法，以下載到FPGA的MICOBLAZE嵌入式軟核為系統(tǒng)控制模塊，運用FPGA路基單元實現(xiàn)指紋圖像的處理。
  • 關(guān)鍵字： 指紋識別  MICOBLAZE  FPGA  

CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

  • 1 引言近年來，由于微電子學(xué)和計算機(jī)技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
  • 關(guān)鍵字： Verilog  CPLD  FPGA  HDL  漢明碼  

基于FPGA的Canny算法的硬件加速設(shè)計

  • 由于Canny算法自身的復(fù)雜性，使得其做邊緣檢測的處理時間較長。針對這個問題，提出和實現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設(shè)計是以FPGA為硬件基礎(chǔ)，并采用了流水線技術(shù)來對系統(tǒng)的結(jié)構(gòu)改進(jìn)和優(yōu)化。最后通過對有加速器和無加速器的系統(tǒng)分別做圖像處理，并對統(tǒng)計時間對比分析。結(jié)果表明經(jīng)過加速改進(jìn)的系統(tǒng)相對節(jié)約了處理時間，并能實時高效地處理復(fù)雜圖像的邊緣。
  • 關(guān)鍵字： 流水線技術(shù)  圖像處理  FPGA  

一種基于FPGA的幀同步提取方法的研究

  • 簡要地介紹了M序列碼作為同步頭的幀同步提取的原理。在研究了相關(guān)處理的基礎(chǔ)上,提出了采用補(bǔ)碼配對相減匹配濾波法實現(xiàn)同步提取的新方法。該方法僅利用減法器和加法器,不僅使電路設(shè)計簡單,而且使電路得到極大的優(yōu)化,大大節(jié)省了FPGA內(nèi)部資源。
  • 關(guān)鍵字： M序列碼  幀同步提取  FPGA  

一種可靠的FPGA動態(tài)配置方法及實現(xiàn)

  • 現(xiàn)場可編程邏輯門陣列（FPGA）在通信系統(tǒng)中的應(yīng)用越來越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時刻實現(xiàn)不同的功能,多數(shù)場合需要FPGA能夠支持在線動態(tài)配置;在某些安全領(lǐng)域,需要對FPGA程序進(jìn)行加密存儲、動態(tài)升級。這里根據(jù)應(yīng)用趨勢提出了一種基于CPU＋CPLD的可靠的FPGA動態(tài)加載方法。該方法具有靈活、安全、可靠的特點,在通信電子領(lǐng)域具有一定的參考價值。
  • 關(guān)鍵字： 動態(tài)配置  FPGA  CPLD  

針對FPGA優(yōu)化的高分辨率時間數(shù)字轉(zhuǎn)換陣列電路

  • 介紹一種針對FPGA優(yōu)化的時間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對全局時鐘進(jìn)行倍頻與移相，通過時鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問題，完成時間數(shù)字轉(zhuǎn)換的功能。
  • 關(guān)鍵字： 時間數(shù)字轉(zhuǎn)換  鎖相環(huán)  FPGA  

多項式擬合在log-add算法單元中的應(yīng)用及其FPGA實現(xiàn)

  • 綜合考慮面積和速度等因素，采用一次多項式擬合實現(xiàn)了簡單快速的log-add算法單元。實驗結(jié)果表明，在相同的精度要求下，其FPGA實現(xiàn)資源占用合理，硬件開銷好于其他次數(shù)的多項式擬合實現(xiàn)方案。
  • 關(guān)鍵字： log-add算法單元  多項式擬合  FPGA  
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