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EEPW首頁 >> 主題列表 >> fpga ip

Canny算法的改進(jìn)及FPGA實現(xiàn)

  • 通過對傳統(tǒng)Canny邊緣檢測算法的分析提出了相應(yīng)的改進(jìn)方法。通過模板代替卷積、適當(dāng)?shù)慕谱儞Q、充分利用并行處理單元等使其能夠用FPGA實現(xiàn)。
  • 關(guān)鍵字： Canny邊緣檢測算法  卷積  FPGA  

基于FPGA的三相PWM發(fā)生器

  • 介紹了基于FPGA設(shè)計的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點,可應(yīng)用于交流電機(jī)驅(qū)動用的三相電壓源逆變器。實驗結(jié)果驗證了本設(shè)計的有效性。
  • 關(guān)鍵字： PWM發(fā)生器  三相逆變器  FPGA  

基于小波變換的ECG信號壓縮及其FPGA實現(xiàn)

  • 小波變換在ECG信號處理中的應(yīng)用得到了很多研究人員的關(guān)注。本文研究了5層5/3提升小波變換及其反變換的FPGA實現(xiàn)，并將其應(yīng)用于ECG信號的壓縮，在均方誤差可控的范圍內(nèi)獲得了較大的壓縮比，并利用設(shè)計的硬核實現(xiàn)了信號的重建。
  • 關(guān)鍵字： ECG信號處理  小波變換  FPGA  

基于Java平臺的FPGA嵌入式系統(tǒng)設(shè)計

  • 傳統(tǒng)的嵌入式產(chǎn)品只能實現(xiàn)某種特定的功能，不能滿足用戶可變的豐富多彩的應(yīng)用需求。為解決這個問題，本文設(shè)計并實現(xiàn)了一種使用Java作為軟件平臺的基于FPGA的可編程嵌入式系統(tǒng)，以實現(xiàn)系統(tǒng)對多種本地應(yīng)用和網(wǎng)絡(luò)的支持。
  • 關(guān)鍵字： Java平臺  JNI  FPGA  

基于FPGA的雙振蕩電路定時器設(shè)計

  • 考慮沖擊環(huán)境下定時器會遇到的問題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設(shè)計的雙振蕩定時器。此定時器能有效地解決爆破作業(yè)中延時雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時序比集成芯片更加容易控制。在FPGA實現(xiàn),該設(shè)計的定時精度達(dá)到納秒級,很好地滿足系統(tǒng)性能要求。本方法具有結(jié)構(gòu)簡單、成本低、可靠性高、精度高等優(yōu)點。
  • 關(guān)鍵字： 定時器  納秒級  FPGA  

獨立式多分辨率VGA/DVI壓縮存儲系統(tǒng)

  • 一種獨立式多分辨率VGA/DVI壓縮存儲系統(tǒng)，該系統(tǒng)支持VGA/DVI輸入，同時支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續(xù)壓縮和存儲。在100 MHz時鐘頻率下，系統(tǒng)可以對圖像SXGA和UXGA實時壓縮為(25幀/s)和(17幀/s)。實驗表明，在不同碼率下，系統(tǒng)的單幀圖像壓縮性能與JPEG2000標(biāo)準(zhǔn)近似，PSNR值優(yōu)于JPEG標(biāo)準(zhǔn)。
  • 關(guān)鍵字： VGA/DVI壓縮存儲系統(tǒng)  圖像壓縮  FPGA  

SAR高速海量數(shù)據(jù)存儲與回放系統(tǒng)設(shè)計

  • 為了解決SAR匹配成像數(shù)據(jù)以及合成孔徑雷達(dá)中頻采樣后高速海量數(shù)據(jù)的存儲問題，介紹了一種基于FPGA控制的NAND Flash數(shù)據(jù)存儲及回放系統(tǒng)設(shè)計方案。實驗證明,該系統(tǒng)能以3 Gb/s碼流實時存儲數(shù)據(jù)具有強(qiáng)實時性，且性能穩(wěn)定，有很好的工程使用價值。
  • 關(guān)鍵字： 合成孔徑雷達(dá)  海量數(shù)據(jù)存儲  FPGA  

基于歐氏算法的RS硬件解碼方案的FPGA實現(xiàn)

  • 在通信系統(tǒng)中應(yīng)用廣泛。由于RS碼的譯碼復(fù)雜度高，數(shù)字運(yùn)算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結(jié)構(gòu)分析相結(jié)合的RS硬件解碼方案，適用于FPGA單片實現(xiàn)，速率高、延遲小、通用性強(qiáng)、使用靈活。筆者在FPGA芯片上實現(xiàn)了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數(shù)可以根據(jù)需要靈活設(shè)置。
  • 關(guān)鍵字： RS編譯碼  差錯控制編碼技術(shù)  FPGA  

一種跳頻MSK信號檢測算法及FPGA實現(xiàn)

  • 為了準(zhǔn)確截獲并識別目標(biāo)信號，針對軍事通信信號環(huán)境設(shè)計了一種MSK信號檢測識別方法，并使用FPGA進(jìn)行了設(shè)計實現(xiàn)。
  • 關(guān)鍵字： MSK信號檢測  頻譜利用率  FPGA  

一種改進(jìn)型surendra背景更新算法的FPGA實現(xiàn)

  • 針對現(xiàn)有的動態(tài)背景提取運(yùn)動目標(biāo)物體算法復(fù)雜且難以在硬件上實現(xiàn)的問題，研究了改進(jìn)型surendra背景更新算法原理的特點，提出了改進(jìn)型surendra背景更新算法的硬件結(jié)構(gòu)，并對硬件結(jié)構(gòu)進(jìn)行綜合、仿真后，在FPGA芯片上實現(xiàn)。
  • 關(guān)鍵字： 運(yùn)動目標(biāo)提取  surendra背景更新算法  FPGA  

基于FPGA+DSP的智能車全景視覺系統(tǒng)

  • 為實現(xiàn)智能車全景視覺系統(tǒng)的應(yīng)用研究平臺，設(shè)計了一種基于FPGA+雙DSP的實時6通道數(shù)字圖像采集與處理系統(tǒng)。該系統(tǒng)由兩片F(xiàn)PGA與兩個DSP組成。第一個FPGA進(jìn)行多通道視覺圖像采集的同步控制、邏輯處理，第二片F(xiàn)PGA輔助DSP進(jìn)行海量圖像數(shù)據(jù)的高速并行處理。
  • 關(guān)鍵字： 全景視覺系統(tǒng)  FPGA+DSP  數(shù)字圖像采集與處理系統(tǒng)  

基于FPGA的嵌入式圖像監(jiān)控系統(tǒng)設(shè)計

  • 本文主要完成了嵌入式圖像監(jiān)控系統(tǒng)的設(shè)計，該系統(tǒng)克服了模擬圖像監(jiān)控技術(shù)具有的弊端，在普通家庭、臨時性作業(yè)場所中具有很強(qiáng)的應(yīng)用前景。這些領(lǐng)域一般對視頻傳輸指標(biāo)的要求不一定很高，但要求便于攜帶，同時功耗較小(例如臨時性場合等)，具有體積小、功耗低、成本低、速度快、穩(wěn)定性好等特點，可以有效地克服傳統(tǒng)的基于計算機(jī)的監(jiān)控系統(tǒng)的缺點。系統(tǒng)可做為一個智能部件“嵌入”到各種應(yīng)用系統(tǒng)中，如將其配上網(wǎng)絡(luò)接口接上計算機(jī)系統(tǒng)，即可構(gòu)成一個監(jiān)控網(wǎng)絡(luò)系統(tǒng)，是一種相對獨立的OEM部件。
  • 關(guān)鍵字： 圖像監(jiān)控系統(tǒng)  NiosII  FPGA  

基于FPGA和多DSP的高速視覺測量系統(tǒng)的研究

  • 針對高速視覺測量系統(tǒng)數(shù)據(jù)處理速度快、數(shù)據(jù)處理量大的特點，將FPGA技術(shù)與DSP技術(shù)相結(jié)合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺測量系統(tǒng)。詳細(xì)介紹了FPGA技術(shù)與多DSP技術(shù)在數(shù)字圖像處理過程中的不同應(yīng)用、高速視覺測量系統(tǒng)的總體結(jié)構(gòu)以及各部分的工作原理。
  • 關(guān)鍵字： 高速視覺測量系統(tǒng)  DSP  FPGA  

基于FPGA和光纖傳輸?shù)母咚贁?shù)字信號傳輸

  • 提出一種實時數(shù)字化光纖傳輸系統(tǒng)，該系統(tǒng)分為發(fā)送端和接收端。發(fā)送端用A／D轉(zhuǎn)換器將輸入的模擬信號數(shù)字化，再用FPGA對數(shù)據(jù)進(jìn)行處理，并通過光纖傳輸。同時，F(xiàn)PGA還控制A／D轉(zhuǎn)換器的工作。接收端用串行收發(fā)器TLK1501對接收數(shù)據(jù)進(jìn)行解碼處理，還原有效信號。實驗表明，該系統(tǒng)實時性好、信號傳輸誤碼率低、工作性能穩(wěn)定、抗干擾性強(qiáng)，系統(tǒng)具有可行性和有效性。
  • 關(guān)鍵字： 高速數(shù)字信號傳輸  寬帶  FPGA  

基于FPGA的915 MHz射頻讀卡器設(shè)計

  • 參照ISO/IEC 18000-6 Type B 協(xié)議設(shè)計了一款工作頻率為915 MHz的射頻讀卡器，采用FPGA完成協(xié)議中規(guī)定的數(shù)字信號處理，C8051F020單片機(jī)作為主控器。利用Verilog HDL硬件描述語言，搭建FPGA內(nèi)部各個小模塊及系統(tǒng)的驗證平臺，選用Altera公司Cyclone系列的EP1C6Q240C8芯片為目標(biāo)器件，使用Quartus II進(jìn)行綜合，并通過時序和功能驗證。
  • 關(guān)鍵字： 射頻讀卡器  數(shù)字信號處理  FPGA  
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