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基于FPGA的多種分頻設(shè)計與實現(xiàn)

  • 引言 　　分頻器是FPGA設(shè)計中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設(shè)計，但是，對于時鐘要求不太嚴格的設(shè)計，通過自主設(shè)計進行時鐘分頻的實現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者，這種方式只消耗不多的邏輯單元就可以達到對時鐘操作的目的。 1 整數(shù)分頻器的設(shè)計 1.1 偶數(shù)倍分頻 　　偶數(shù)分頻器的實現(xiàn)非常簡單，通過計數(shù)器計數(shù)就完全可以實現(xiàn)。如進行N倍偶數(shù)分頻，就可以通過由待
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基于FPGA的以太網(wǎng)視頻廣播接收系統(tǒng)的設(shè)計

  • 本文介紹了一種實用的基于FPGA的以太網(wǎng)視頻廣播接收系統(tǒng)，由于采用了FPGA技術(shù)，使得系統(tǒng)結(jié)構(gòu)簡單，可靠性高。
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基于FPGA系統(tǒng)易測試性的研究

  • 引 言 　　現(xiàn)代科技對系統(tǒng)的可靠性提出了更高的要求，而FPGA技術(shù)在電子系統(tǒng)中應(yīng)用已經(jīng)非常廣泛，因此FPGA易測試性就變得很重要。要獲得的FPGA內(nèi)部信號十分有限、FPGA封裝和印刷電路板(PCB)電氣噪聲，這一切使得設(shè)計調(diào)試和檢驗變成設(shè)計中最困難的一個流程。另一方面，當前幾乎所有的像CPU、DSP、ASIC等高速芯片的總線，除了提供高速并行總線接口外，正迅速向高速串行接口的方向發(fā)展，F(xiàn)PGA也不例外。每一條物理鏈路的速度從600 Mbps到10 Gbps，高速I／O的測試和驗證更成為傳統(tǒng)專注于FPG
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如何采用FPGA協(xié)處理器實現(xiàn)算法加速

  • 本文主要研究了代碼加速和代碼轉(zhuǎn)換到硬件協(xié)處理器的方法。
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基于FPGA的UARTl6550的設(shè)計

  • 1 引 言 　　UART(Universal Asynchronous Receiver/Transmitter，通用異步收發(fā)器)是用于控制CPU與串行設(shè)備通信的芯片，將由CPU傳送過來的并行數(shù)據(jù)轉(zhuǎn)換為輸出的串行數(shù)據(jù)流。將系統(tǒng)外部來的串行數(shù)據(jù)轉(zhuǎn)換為字節(jié)，供系統(tǒng)內(nèi)部使用并行數(shù)據(jù)的器件使用。他可以在輸出的串行數(shù)據(jù)流中加人奇偶校驗位和啟停標記，并對從外部接收的數(shù)據(jù)流進行奇偶校驗以及刪除啟停標記。常見UART主要有INS8250，PC16450和PCI6550，其中16550發(fā)送和接收都帶有16 B的FIFO
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基于FPGA的可擴展高速FFT處理器的設(shè)計與實現(xiàn)

  • 本文提出了基于FPGA實現(xiàn)傅里葉變換點數(shù)可靈活擴展的流水線FFT處理器的結(jié)構(gòu)設(shè)計以及各功能模塊的算法實現(xiàn)
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FPGA的DSP性能揭秘

  • “今天，F(xiàn)PGA越來越多地應(yīng)用在多種DSP中。我們預(yù)計這一趨勢在未來幾年會更加明顯。”美國調(diào)查機構(gòu)Berkeley設(shè)計技術(shù)公司做了上述預(yù)測。以Xilinx和Altera為主的兩大FPGA廠商多年前就涉足了DSP應(yīng)用領(lǐng)域，近一、兩年，隨著3G通信、視頻成像等領(lǐng)域的發(fā)展，F(xiàn)PGA for DSP(FPGA的DSP)再次成為了熱點。為什么會用FPGA做DSP？Xilinx中國區(qū)運營總經(jīng)理吳曉東從DSP的概念上進行了分析：DSP表示數(shù)字信號處理器，也可以表示為數(shù)字信號處理—并不代表某一種芯片。實際上，數(shù)字信號處理
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FPGA for DSP的精彩問答

  • 問：現(xiàn)在DSP跟微處理器結(jié)合的情況比較多，實現(xiàn)DSP功能的FPGA是否也要和微處理器合作？答：現(xiàn)在90%以上的FPGA都運用在處理器上，這也正是FPGA這方面的優(yōu)勢。你可以用FPGA的邏輯搭建一個軟處理器，也可以選用具有內(nèi)嵌硬處理器的產(chǎn)品。因此，可以很容易在FPGA上實現(xiàn)微處理器的性能。 問：FPGA已經(jīng)能夠?qū)崿F(xiàn)DSP，為何還要專門開發(fā)為DSP應(yīng)用的FGPA？答：首先，所有的FPGA都有乘法器，如果你可以拿這些乘法器做數(shù)字信號處理，但是不是最優(yōu)化的。例如，如果你選擇Xilinx Spartan的產(chǎn)品，你
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基于FPGA的輪詢合路的設(shè)計和實現(xiàn)

  • 針對高密度接口設(shè)計中基于字節(jié)處理和整包處理的轉(zhuǎn)換問題，本文提出了分片輪詢調(diào)度和改進式欠賬輪詢調(diào)度相結(jié)合的調(diào)度策略
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基于FPGA的位寬可擴展多路組播復(fù)制的實現(xiàn)

  • 用VHDL語言在FPGA內(nèi)部編程實現(xiàn)組播復(fù)制。本文介紹其實現(xiàn)方法，并給出了時序仿真波形。通過擴展，該設(shè)計可以支持多位寬、多路復(fù)制，因而具有較好的應(yīng)用前景。
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具有多個電壓軌的FPGA和DSP電源設(shè)計實例（二）

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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具有多個電壓軌的FPGA和DSP電源設(shè)計實例（一）

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
  • 關(guān)鍵字： DSP  電源設(shè)計  FPGA  

基于FPGA的二值圖像連通域標記快速算法實現(xiàn)

  • 摘  要：針對高速圖像目標實時識別和跟蹤任務(wù)，需要利用系統(tǒng)中有限的硬件資源實現(xiàn)高速、準確的二值圖像連通域標記，提出了一種適合FPGA實現(xiàn)的二值圖像連通域標記快速算法。算法以快捷、有效的方式識別、并記錄區(qū)域間復(fù)雜的連通關(guān)系。與傳統(tǒng)的二值圖像標記算法相比，該算法具有運算簡單性、規(guī)則性和可擴展性的特點。利用FPGA實現(xiàn)該算法時，能夠準確有效的識別出圖像中復(fù)雜的連通關(guān)系，產(chǎn)生正確的標記結(jié)果。在100MHz工作時鐘下，處理384
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基于FPGA的高速可變周期脈沖發(fā)生器的設(shè)計

  • 1 引 言 要求改變脈沖周期和輸出脈沖個數(shù)的脈沖輸出電路模塊在許多工業(yè)領(lǐng)域都有運用。采用數(shù)字器件設(shè)計周期和輸出個數(shù)可調(diào)節(jié)的脈沖發(fā)生模塊是方便可行的。為了使之具有高速、靈活的優(yōu)點，本文采用Atelra公司的可編程芯片F(xiàn)PGA設(shè)計了一款周期和輸出個數(shù)可變的脈沖發(fā)生器。經(jīng)過板級調(diào)試獲得良好的運行效果。 2 總體設(shè)計思路 脈沖的周期由高電平持續(xù)時間與低電平持續(xù)時間共同構(gòu)成，為了改變周期，采用兩個計數(shù)器來分別控制高電平持續(xù)時間和低電平持續(xù)時間。計數(shù)器采用可并行加載初始值的N位減法計數(shù)器。設(shè)定：當要求的高電平
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FPGA所需的電源供應(yīng)：深入分析

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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