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一個(gè)進(jìn)位保留加法陣列的HDL代碼生成器

  • 多加數(shù)的加法器是FPGA的一個(gè)比較常見的應(yīng)用。仿真對比了其三種實(shí)現(xiàn)方案的性能和所消耗資源，得出進(jìn)位保留加法陣列是首選方案。針對進(jìn)位保留加法陣列實(shí)現(xiàn)的復(fù)雜性給出了一個(gè)加法陣列的HDL代碼生成器，極大地簡化了加法陣列的設(shè)計(jì)工作。
  • 關(guān)鍵字： HDL代碼生成器  加法器  FPGA  

FPGA系統(tǒng)調(diào)試問題及提高調(diào)試效率的方法

  • 本文就調(diào)試FPGA系統(tǒng)時(shí)遇到的問題及有助于提高調(diào)試效率的方法，針對Altera和Xilinx的FPGA調(diào)試提供了最新的方法和工具。
  • 關(guān)鍵字： 邏輯分析儀  測試內(nèi)核  FPGA  

基于FPGA的IDE硬盤數(shù)據(jù)AES加解密研究與實(shí)現(xiàn)

  • 提出了基于FPGA對IDE硬盤數(shù)據(jù)進(jìn)行AES加解密的方法。對算法進(jìn)行了改進(jìn)和優(yōu)化，以降低加解密過程對IDE硬盤數(shù)據(jù)傳輸速度的影響。
  • 關(guān)鍵字： AES加解密  IDE  FPGA  

面積優(yōu)先的分組密碼算法SMS4 IP核設(shè)計(jì)

  • 對新分組密碼算法SMS4進(jìn)行了FPGA實(shí)現(xiàn)。所設(shè)計(jì)的SMS4算法的IP核主要包括具有加解密功能的非流水線式數(shù)據(jù)通路和實(shí)時(shí)產(chǎn)生子密鑰的密鑰擴(kuò)展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運(yùn)行模式，使解密吞吐率提高近一倍。
  • 關(guān)鍵字： 分組密碼  IP核  FPGA  

基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)

  • 介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA予以實(shí)現(xiàn)。
  • 關(guān)鍵字： VHDL  數(shù)字鎖相環(huán)  FPGA  

基于FPGA和TMS320DM642的CCD圖像采集和處理系統(tǒng)硬件設(shè)計(jì)

  • 為能高速、有效、實(shí)時(shí)采集CCD視頻圖像，提出了一種實(shí)時(shí)視頻圖像采集和處理系統(tǒng)設(shè)計(jì)方案。重點(diǎn)介紹其硬件設(shè)計(jì)原理、關(guān)鍵電路的設(shè)計(jì)，其主要功能是從CCD攝像頭輸出的模擬視頻信號中提取實(shí)時(shí)圖像，數(shù)字化后送入處理器作后期圖像處理和分析。
  • 關(guān)鍵字： CCD視頻  DM642  FPGA  圖像采集  

基于FPGA的線陣CCD器件驅(qū)動器及其系統(tǒng)控制邏輯時(shí)序的設(shè)計(jì)

  • 介紹一種基于FPGA設(shè)計(jì)線陣CCD器件TCDl208AP復(fù)雜驅(qū)動電路和整個(gè)CCD的電子系統(tǒng)控制邏輯時(shí)序的方法，并給出時(shí)序仿真波形。工程實(shí)踐結(jié)果表明，該驅(qū)動電路結(jié)構(gòu)簡單、功耗小、成本低、抗干擾能力強(qiáng)，適應(yīng)工程小型化的要求。
  • 關(guān)鍵字： 時(shí)序綜合分析  CCD  FPGA  

利用FPGA技術(shù)實(shí)現(xiàn)數(shù)字通信中的交織器和解交織器

  • 介紹用FPGA實(shí)現(xiàn)數(shù)字通信中的交、解交織器的一種比較通用的方案，詳細(xì)說明了設(shè)計(jì)中的一些問題及解決辦法。還介紹了一種實(shí)現(xiàn)FPGA中信號延時(shí)的方法。
  • 關(guān)鍵字： 數(shù)字通信  交織器  FPGA  信號延時(shí)  

基于FPGA的小型星載非制冷紅外成像系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

  • 根據(jù)內(nèi)編隊(duì)重力場衛(wèi)星紅外成像工作環(huán)境的溫度要求，選取了非制冷長波紅外焦平面陣列探測器——UL 03 16 2，并在此基礎(chǔ)上進(jìn)行了系統(tǒng)的軟硬件設(shè)計(jì)。
  • 關(guān)鍵字： 非制冷紅外成像  MircoBlaze  FPGA  

FPGA低功耗設(shè)計(jì)小貼士

  • 采用FPGA進(jìn)行低功耗設(shè)計(jì)并不是一件容易的事，盡管有許多方法可以降低功耗。FPGA的類型、IP核、系統(tǒng)設(shè)計(jì)、軟件算法、功耗分析工具及個(gè)人設(shè)計(jì)方法都會對產(chǎn)品功耗產(chǎn)生影響。值得注意的是，如果使用不當(dāng)，有些方法反而會增加功耗，因此必須根據(jù)實(shí)際情況選擇適當(dāng)?shù)脑O(shè)計(jì)方法。
  • 關(guān)鍵字： 功率估算  結(jié)構(gòu)設(shè)計(jì)  FPGA  

基于FPGA的高速并行Viterbi譯碼器的設(shè)計(jì)與實(shí)現(xiàn)

  • 針對319卷積編碼，提出一種Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。該方案兼顧了資源消耗和譯碼效率，通過有效的時(shí)鐘和存儲介質(zhì)復(fù)用，實(shí)現(xiàn)了高速并行的譯碼功能，并利用Verilog語言在Xilinx ISE 6．2中進(jìn)行了建模仿真和綜合實(shí)現(xiàn)。
  • 關(guān)鍵字： 卷積編碼  Viterbi譯碼器  FPGA  

FPGA加速三維CT圖像重建

  • 針對三維圖像重建的經(jīng)典算法(FDK算法)在FPGA上的加速，提出了并行無等待流水線的實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明，該方法獲得了較高的加速比。
  • 關(guān)鍵字： 三維圖像重建  FDK算法  FPGA  

一種改進(jìn)Turbo碼譯碼器的FPGA設(shè)計(jì)與實(shí)現(xiàn)

  • 提出了一種基于MAX-Log-MAP算法的更有效減小譯碼延時(shí)的方法，通過并行計(jì)算前向狀態(tài)度量和后向狀態(tài)度量，將半次迭代譯碼延時(shí)縮短一半，而譯碼性能沒有損失，同時(shí)也減小了硬件實(shí)現(xiàn)中的時(shí)序控制復(fù)雜度。
  • 關(guān)鍵字： Turbo碼  迭代譯碼  FPGA  

基于NIOS Ⅱ處理器的數(shù)字信號解碼器設(shè)計(jì)

  • 介紹了一種基于NIOS Ⅱ?qū)崿F(xiàn)數(shù)字信號解碼器的方法，該系統(tǒng)由FPGA 和相應(yīng)接口電路組成，將NIOS Ⅱ嵌入式軟核CPU 集成到FPGA 中構(gòu)成片上系統(tǒng)( SOC) ，可以將串行輸入的不歸零PCM 碼轉(zhuǎn)換為可分析的8 位并行碼，并通過上位機(jī)軟件顯示解碼結(jié)果。
  • 關(guān)鍵字： 數(shù)字信號解碼器  嵌入式軟核CPU  FPGA  

基于FPGA的GSM系統(tǒng)直放站數(shù)字選頻器設(shè)計(jì)

  • 提出了一種基于FPGA的數(shù)字選頻器設(shè)計(jì)方案，該數(shù)字選頻器應(yīng)用于八通道的GSM系統(tǒng)直放站，采用低成本的FPGA芯片Xilink Spartan-3A DSP XC3SD3400A進(jìn)行數(shù)字信號處理。給出了較詳細(xì)的硬件設(shè)計(jì)方案，并通過Agilent Technologies N5230A網(wǎng)絡(luò)分析儀對數(shù)字選頻器進(jìn)行了測量，被選出的有效相鄰信道之間的最小間隔能達(dá)到1MHz，能夠?qū)崿F(xiàn)較好的選頻功能，可滿足實(shí)際應(yīng)用的要求。
  • 關(guān)鍵字： 數(shù)字選頻器  MSP430  FPGA  
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