fpga：quartusⅡ 文章進(jìn)入fpga：quartusⅡ技術(shù)社區(qū)

FPGA設(shè)計(jì)工具視點(diǎn)

作為一個(gè)負(fù)責(zé)FPGA企業(yè)市場(chǎng)營(yíng)銷(xiāo)團(tuán)隊(duì)工作的人，我不得不說(shuō)，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)創(chuàng)性，F(xiàn)PGA正不斷實(shí)現(xiàn)其支持片上系統(tǒng)設(shè)計(jì)的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA在系統(tǒng)中具有越來(lái)來(lái)越多的功能，可作為協(xié)處理器、DSP 引擎以及通信平臺(tái)等，在某些應(yīng)用領(lǐng)域甚至還可用作完整的片上系統(tǒng)。
關(guān)鍵字：設(shè)計(jì)工具 DSP FPGA ASSP

依托FPGA開(kāi)發(fā)高性能網(wǎng)絡(luò)安全處理平臺(tái)

通過(guò)FPGA來(lái)構(gòu)建一個(gè)低成本、高性能、開(kāi)放架構(gòu)的數(shù)據(jù)平面引擎可以為網(wǎng)絡(luò)安全設(shè)備提供性能提高的動(dòng)力。隨著互聯(lián)網(wǎng)技術(shù)的飛速發(fā)展，性能成為制約網(wǎng)絡(luò)處理的一大瓶頸問(wèn)題。FPGA作為一種高速可編程器件，為網(wǎng)絡(luò)安全流量處理提供了一條低成本、高性能的解決之道。
關(guān)鍵字：高性能網(wǎng)絡(luò)安全 FPGA 處理平臺(tái)

目標(biāo)設(shè)計(jì)平臺(tái)使基于FPGA的系統(tǒng)開(kāi)發(fā)易如反

賽靈思公司在正式發(fā)布新一代旗艦產(chǎn)品高性能Virtex-6和低成本Spartan-6 FPGA時(shí)，首次提出了“目標(biāo)設(shè)計(jì)平臺(tái)”的新概念。賽靈思目標(biāo)設(shè)計(jì)平臺(tái)包含五個(gè)關(guān)鍵部分：Virtex-6和Spartan-6 FPGA器件、支持和集成業(yè)界成熟設(shè)計(jì)方法的設(shè)計(jì)環(huán)境、采用業(yè)界標(biāo)準(zhǔn)FPGA多層連接器的可擴(kuò)展板和套件、提供接口的IP內(nèi)核和強(qiáng)大的參考設(shè)計(jì)。
關(guān)鍵字：目標(biāo)設(shè)計(jì)平臺(tái) 系統(tǒng)開(kāi)發(fā) FPGA Virtex-6 Spartan-6

全面剖析SOPC

SOPC一詞主要是源自Altera, 其涵義是因?yàn)槟壳癈PLD/FPGA的容量愈來(lái)愈大, 性能愈來(lái)愈好, 加上價(jià)格下跌的推波助瀾之下, 以往ASIC產(chǎn)品才能具有的 SoC觀念, 也能移植到CPLD/FPGA上, 并且因?yàn)镃PLD/FPGA的可編程(Programmable)能力, 使得CPLD/FPGA不僅能實(shí)現(xiàn)一個(gè)高復(fù)難度的系統(tǒng), 而且還能快速改變系統(tǒng)的特性. 類(lèi)似的觀念也鑒于Xilinx的Platform FPGA.
關(guān)鍵字： SOPC CPLD FPGA

利用MATLAB增強(qiáng)MAX+PLUS II的仿真功能

紹了一種利用工具軟件MATLAB強(qiáng)大的數(shù)學(xué)功能來(lái)增強(qiáng)ALTERA公司的可編程邏輯器件設(shè)計(jì)軟件MAX+PLUSII的仿真功能、提高設(shè)計(jì)品質(zhì)的方法，有較強(qiáng)的針對(duì)性。
關(guān)鍵字： matlab 仿真 FPGA

數(shù)字懸浮控制系統(tǒng)中的降噪方法及FPGA實(shí)現(xiàn)

為抑制電磁噪聲對(duì)懸浮控制系統(tǒng)的影響，介紹了一種通過(guò)避開(kāi)噪聲持續(xù)時(shí)間進(jìn)行A/D采樣的方法，詳細(xì)討論了該方法的原理與實(shí)現(xiàn)。實(shí)踐表明，它能有效地防止噪聲引入控制系統(tǒng)，提高系統(tǒng)的性能
關(guān)鍵字：懸浮控制降噪 A/D采樣 FPGA

基于FPGA的線陣CCD驅(qū)動(dòng)時(shí)序及模擬信號(hào)處理的設(shè)計(jì)

基于FPGA設(shè)計(jì)的驅(qū)動(dòng)電路是可再編程的，與傳統(tǒng)的方法相比，其優(yōu)點(diǎn)是集成度高、速度快、可靠性好。若要改變驅(qū)動(dòng)電路的時(shí)序，增減某些功能，僅需要對(duì)器件重新編程即可，在不改變?nèi)魏斡布那闆r下，即可實(shí)現(xiàn)驅(qū)動(dòng)電路的更新?lián)Q代。通過(guò)對(duì)TCDl50lD輸出圖像信號(hào)特征的簡(jiǎn)要分析，分別闡述了內(nèi)、外2種除噪方法，并給出了相應(yīng)的時(shí)序，再利用Quartus II 7．2軟件平臺(tái)對(duì)TCDl501D CCD驅(qū)動(dòng)時(shí)序及AD9826的采樣時(shí)序進(jìn)行了設(shè)計(jì)及結(jié)果仿真，使CCD的驅(qū)動(dòng)變得簡(jiǎn)單且易于處理，這是傳統(tǒng)邏輯電路無(wú)法比擬的，對(duì)其他CCD時(shí)
關(guān)鍵字： CCD驅(qū)動(dòng)時(shí)序模擬信號(hào)處理 FPGA

用FPGA在數(shù)字電視系統(tǒng)中進(jìn)行級(jí)聯(lián)編碼

本文介紹了串型級(jí)聯(lián)編碼的原理，以及它在數(shù)字電視地面?zhèn)鬏斚到y(tǒng)中的應(yīng)用，通過(guò)FPGA設(shè)計(jì)電路實(shí)現(xiàn)編碼過(guò)程，最后說(shuō)明串型級(jí)聯(lián)編碼的應(yīng)用優(yōu)越性。
關(guān)鍵字： FPGA；編碼；串型級(jí)聯(lián)編碼；數(shù)字電視地面?zhèn)鬏斚到y(tǒng)

基于高速FPGA的PCB設(shè)計(jì)技術(shù)

本文只談及了一些基本的概念。這里所涉及的任何一個(gè)主題都可以用整本書(shū)的篇幅來(lái)討論。關(guān)鍵是要在為PCB版圖設(shè)計(jì)投入大量時(shí)間和精力之前搞清楚目標(biāo)是什么。一旦完成了版圖設(shè)計(jì)，重新設(shè)計(jì)就會(huì)耗費(fèi)大量的時(shí)間和金錢(qián)，即便是對(duì)走線的寬度作略微的調(diào)整。不能依賴(lài)PCB版圖工程師做出能夠滿足實(shí)際需求的設(shè)計(jì)來(lái)。原理圖設(shè)計(jì)師要一直提供指導(dǎo)，作出精明的選擇，并為解決方案的成功負(fù)起責(zé)任。
關(guān)鍵字： PCB 電容 SERDES FPGA

用FPGA實(shí)現(xiàn)FIR濾波器

你接到要求用FPGA實(shí)現(xiàn)FIR濾波器的任務(wù)時(shí)，也許會(huì)想起在學(xué)校里所學(xué)的FIR基礎(chǔ)知識(shí)，但是下一步該做什么呢?哪些參數(shù)是重要的?做這個(gè)設(shè)計(jì)的最佳方法是什么?還有這個(gè)設(shè)計(jì)應(yīng)該怎樣在FPGA中實(shí)現(xiàn)?現(xiàn)在有大量的低成本IP核和工具來(lái)幫助你進(jìn)行設(shè)計(jì)，因?yàn)镕IR是用FPGA實(shí)現(xiàn)的最普通的功能。
關(guān)鍵字： FIR濾波器 DSP LUT FPGA

克服FPGA I/O引腳分配挑戰(zhàn)

賽靈思公司開(kāi)發(fā)了一種規(guī)則驅(qū)動(dòng)的方法。首先根據(jù)PCB和FPGA設(shè)計(jì)要求定義一套初始引腳布局，這樣利用與最終版本非常接近的引腳布局設(shè)計(jì)小組就可以盡可能早地開(kāi)始各自的設(shè)計(jì)流程。如果在設(shè)計(jì)流程的后期由于PCB布線或內(nèi)部FPGA性能問(wèn)題而需要進(jìn)行調(diào)整，在采用這一方法晨這些問(wèn)題通常也已經(jīng)局部化了，只需要在PCB或FPGA設(shè)計(jì)中進(jìn)行很小的設(shè)計(jì)修改。
關(guān)鍵字： PCB IO引腳分配 FPGA

多種EDA工具的FPGA協(xié)同設(shè)計(jì)

在FPGA開(kāi)發(fā)的各個(gè)階段，市場(chǎng)為我們提供了很多優(yōu)秀的EDA工具。面對(duì)眼花繚亂的EDA工具，如何充分利用各種工具的特點(diǎn)，并規(guī)劃好各種工具的協(xié)同使用，對(duì)FPGA開(kāi)發(fā)極其重要。本文將通過(guò)開(kāi)發(fā)實(shí)例“帶順序選擇和奇偶檢驗(yàn)的串并數(shù)據(jù)轉(zhuǎn)換接口”來(lái)介紹基于多種EDA工具——QuartusII、FPGA CompilerII、Modelsim——的FPGA協(xié)同設(shè)計(jì)。
關(guān)鍵字： FPGA；EDA；協(xié)同設(shè)計(jì)

用最新工具解決FPGA設(shè)計(jì)中的時(shí)序問(wèn)題

　　時(shí)序問(wèn)題的惱人之處在于沒(méi)有哪種方法能夠解決所有類(lèi)型的問(wèn)題。由于客戶(hù)對(duì)于和現(xiàn)場(chǎng)應(yīng)用工程師共享源代碼通常非常敏感，因此我們通常都是通過(guò)將工具的潛力發(fā)揮到極致來(lái)幫助客戶(hù)解決其時(shí)序問(wèn)題。當(dāng)然好消息就是通過(guò)這種方法以及優(yōu)化RTL代碼，可以解決大多數(shù)時(shí)序問(wèn)題。
關(guān)鍵字：時(shí)序問(wèn)題 FPGA

Verilog串口通訊設(shè)計(jì)

FPGA(Field Pmgrammable Gate Array)現(xiàn)場(chǎng)可編程門(mén)陣列在數(shù)字電路的設(shè)計(jì)中已經(jīng)被廣泛使用。這種設(shè)計(jì)方式可以將以前需要多塊集成芯片的電路設(shè)計(jì)到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強(qiáng)了系統(tǒng)的可靠性和設(shè)計(jì)的靈活性。本文詳細(xì)介紹了已在實(shí)際項(xiàng)目中應(yīng)用的基于FPGA的串口通訊設(shè)計(jì)。本設(shè)計(jì)分為硬件電路設(shè)計(jì)和軟件設(shè)計(jì)兩部分，最后用仿真驗(yàn)證了程序設(shè)計(jì)的正確性。
關(guān)鍵字： Verilog 串口通訊 FPGA

基于FPGA的視覺(jué)、聽(tīng)覺(jué)誘發(fā)電位系統(tǒng)的設(shè)計(jì)

誘發(fā)電位是神經(jīng)系統(tǒng)接受各種外界刺激后所產(chǎn)生的特異性電反應(yīng)。它在中樞神經(jīng)系統(tǒng)及周?chē)窠?jīng)系統(tǒng)的相應(yīng)部位被檢出，與刺激有鎖時(shí)關(guān)系的電位變化，具有能定量及定位的特點(diǎn)，往往較常規(guī)腦電圖檢查有更穩(wěn)定的效果，從而在診斷及研究神經(jīng)系統(tǒng)各部位神經(jīng)電生理變化方面，有重要作用。
關(guān)鍵字：腦電電位 VGA FPGA 誘發(fā)電位