fpga-to-asic 文章進(jìn)入fpga-to-asic技術(shù)社區(qū)

基于FPGA的石油測井控制系統(tǒng)

針對石油測井儀器須將地下傳感器發(fā)送的不同數(shù)量級信號進(jìn)行識別并恢復(fù)原始數(shù)值，從而方便地面分析地下情況，本文介紹了一種基于FPGA和DSP的石油測井控制系統(tǒng)的軟硬件設(shè)計與實現(xiàn)的新方法，采用FPGA芯片EP1C6T144C8進(jìn)行主要時序控制，DSP做算法運算，不依靠GPIO而用數(shù)據(jù)總線來控制放大模式位。調(diào)試以及現(xiàn)場試驗結(jié)果表明，該系統(tǒng)能夠準(zhǔn)確的實現(xiàn)對整支測井儀器的控制，并且恢復(fù)原始數(shù)據(jù)。
關(guān)鍵字： EP1C6T144C8 數(shù)據(jù)總線 FPGA DSP GPIO

基于FPGA和DDS的數(shù)字調(diào)制信號發(fā)生器設(shè)計與實現(xiàn)

為了提高數(shù)字調(diào)制信號發(fā)生器的頻率準(zhǔn)確度和穩(wěn)定度，并使其相關(guān)技術(shù)參數(shù)靈活可調(diào)，提出了基于FPGA和DDS技術(shù)的數(shù)字調(diào)制信號發(fā)生器設(shè)計方法。利用Matlab／Simulink、DSP Builder、QuartusⅡ3個工具軟件，進(jìn)行基本DDS建模，然后在DDS模塊的基礎(chǔ)上，通過單片機等電路組成的控制單元的邏輯控制作用，根據(jù)通信系統(tǒng)中數(shù)字調(diào)制方式的基本原理，設(shè)計并實現(xiàn)了數(shù)字調(diào)制信號發(fā)生器，從而實現(xiàn)二進(jìn)制頻移鍵控(2FSK)、二進(jìn)制相移鍵控(2PSK)和二進(jìn)制幅移鍵控(2ASK)3種基本的二進(jìn)制數(shù)字調(diào)制。所得
關(guān)鍵字：數(shù)字調(diào)制信號直接數(shù)字頻率合成器 FPGA DSP Builder

基于DSP的頻率特性分析儀設(shè)計

頻率特性分析儀可以對被測網(wǎng)絡(luò)的頻率特性進(jìn)行快速的動態(tài)測量，得出被測網(wǎng)絡(luò)傳輸特性，并將測量結(jié)果以數(shù)據(jù)或圖形的形式實時顯示。傳統(tǒng)的掃頻儀大多結(jié)構(gòu)復(fù)雜、體積龐大、價格昂貴且操作復(fù)雜。因此，具有低成本、數(shù)字化
關(guān)鍵字：直接數(shù)字頻率合成數(shù)字信號處理器 FPGA 頻率特性測試

基于NiosⅡ的人臉檢測系統(tǒng)設(shè)計

摘要基于FPGA內(nèi)嵌的NiosⅡ處理器，設(shè)計了一個實時人臉檢測系統(tǒng)。介紹了基于Haar特征的AdaBoost人臉檢測算法，描述了依據(jù)AdaBoost算法的人臉檢測軟件實現(xiàn)過程，最后在以Altera公司CycloneⅡ系列EP2C70為核心芯片的D
關(guān)鍵字：人臉檢測 FPGA AdaBoost算法分類器

FPGA的基本結(jié)構(gòu)：六大組成部分簡介

FPGA由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。每個單元簡介如下：1.可編程輸入/輸出單元(I/O單元)目前大多數(shù)FPGA的I/O單元被
關(guān)鍵字： FPGA I/O單元硬核

采用Cyclone FPGA 實現(xiàn)智能電網(wǎng)自動化

要實現(xiàn)對新的或者更新后的智能電網(wǎng)的最優(yōu)控制，需要端到端通信和高效的供電網(wǎng)絡(luò)，特別是傳輸和分配(T FPGA技術(shù)在復(fù)雜智能電網(wǎng)輔助支持系統(tǒng)中扮演了關(guān)鍵角色。典型子站自動化體系結(jié)構(gòu)如下圖所示：圖1.典型子站自動化體
關(guān)鍵字： Cyclone FPGA 智能電網(wǎng) 自動化

基于FPGA的實時視頻圖像采集與顯示系統(tǒng)的設(shè)計與實現(xiàn)

主要針對目前視頻圖像處理發(fā)展的現(xiàn)狀，結(jié)合FPGA技術(shù)，設(shè)計了一個基于FPGA的實時視頻圖像采集與顯示系統(tǒng)。系統(tǒng)采用FPGA作為主控芯片，搭栽專用的編碼解碼芯片進(jìn)行圖像的采集與顯示，主要包括解碼芯片的初始化、編碼芯片的初始化、FPGA圖像采集、PLL設(shè)置等幾個功能模塊。采用FPGA的標(biāo)準(zhǔn)設(shè)計流程及一些常用技巧來對整個系統(tǒng)進(jìn)行編程。重點在于利用FPFA開發(fā)平臺對普通相機輸出的圖像進(jìn)行采集與顯示，最終能在連接的RCA端口顯示屏顯示。
關(guān)鍵字： FPGA 視頻圖像采集顯示系統(tǒng)

京微雅格重磅之作―新版FPGA/CAP設(shè)計套件Primace5.0

簡介作為國內(nèi)唯一一家具有完全自主知識產(chǎn)權(quán)的FPGA與可配置應(yīng)用平臺CAP(Configurable Application Platform)產(chǎn)品供應(yīng)商，京微雅格一直在快節(jié)奏的改進(jìn)與產(chǎn)品配套的軟件開發(fā)環(huán)境。最近，新一代FPGA/CAP設(shè)計套件Primace5
關(guān)鍵字：京微雅格 FPGA CAP設(shè)計套件 Primace5.0

FPGA最小系統(tǒng)電路分析：高速SDRAM存儲器接口電路設(shè)計

高速SDRAM存儲器接口電路設(shè)計SDRAM可作為軟嵌入式系統(tǒng)的(NIOS II)的程序運行空間，或者作為大量數(shù)據(jù)的緩沖區(qū)。SDRAM是通用的存儲設(shè)備，只要容量和數(shù)據(jù)位寬相同，不同公司生產(chǎn)的芯片都是兼容的。一般比較常用的SDRAM
關(guān)鍵字： SDRAM FPGA 最小系統(tǒng) 電路分析

常見問題解答：賽靈思采用首個ASIC級UltraScale可編程架構(gòu)

1. 賽靈思將在2013年7月10日宣布推出什么產(chǎn)品？賽靈思宣布20nm兩項新的行業(yè)第一，延續(xù)28nm工藝節(jié)點上一系列業(yè)界創(chuàng)新優(yōu)勢： middot; 賽靈思宣布開始投片半導(dǎo)體行業(yè)首款20nm器件以及投片PLD行業(yè)首款20nm All
關(guān)鍵字： UltraScale ASIC 賽靈思可編程

基于FPGA與有限狀態(tài)機的高精度測角系統(tǒng)的設(shè)計與實現(xiàn)

激光跟蹤測量系統(tǒng)(Laser Tracker System)是工業(yè)測量系統(tǒng)中常用的一種高精度的測量儀器，是近十年發(fā)展起來的新型大尺寸空間測量儀器，不僅對靜止目標(biāo)可以測量，而且對運動目標(biāo)也可以進(jìn)行跟蹤測量。它集合了激光測距技
關(guān)鍵字： FPGA 有限狀態(tài)機高精度測角系統(tǒng)

基于Xilinx FPGA的部分動態(tài)可重構(gòu)技術(shù)的信號解調(diào)系統(tǒng)

隨著現(xiàn)代通信技術(shù)的迅速發(fā)展，信號的調(diào)制方式向多樣化發(fā)展，解淵技術(shù)也隨之不斷向前發(fā)展。為了對高速大帶寬的信號進(jìn)行實時解調(diào)，現(xiàn)在很多的解調(diào)關(guān)鍵算法都是在高速硬件上用可編程邏輯器件(FPGA)實觀，利用FPGA強大的
關(guān)鍵字： Xilinx FPGA 部分動態(tài)可重構(gòu) 信號解調(diào)系統(tǒng)

基于FPGA的雙備份多路數(shù)據(jù)采集存儲系統(tǒng)的設(shè)計與實現(xiàn)

隨著信息技術(shù)的發(fā)展以及數(shù)字集成電路速度的提高，實時處理大量數(shù)據(jù)已經(jīng)成為現(xiàn)實，但在一些特殊條件下，無法實時傳輸數(shù)據(jù)，必須使用存儲測試方法。該方法是在不影響被測對象或在允許的范圍下，將微型存儲測試系統(tǒng)置入
關(guān)鍵字： FPGA 備份多路數(shù)據(jù)采集存儲系統(tǒng)

基于FPGA 的DDR SDRAM控制器在高速數(shù)據(jù)采集系統(tǒng)中應(yīng)用

實現(xiàn)數(shù)據(jù)的高速大容量存儲是數(shù)據(jù)采集系統(tǒng)中的一項關(guān)鍵技術(shù)。本設(shè)計采用Altera 公司Cyclone系列的FPGA 完成了對DDR SDRAM 的控制，以狀態(tài)機來描述對DDR SDRAM 的各種時序操作，設(shè)計了DDR SDRAM 的數(shù)據(jù)與命令接口。用控
關(guān)鍵字： SDRAM FPGA DDR 控制器

FPGA與DDR3 SDRAM的接口設(shè)計

DDR3 SDRAM內(nèi)存的總線速率達(dá)到600 Mbps to 1.6 Gbps (300 to 800 MHz)，1.5V的低功耗工作電壓，采用90nm制程達(dá)到2Gbits的高密度。這個架構(gòu)毫無疑問更快、更大，每比特的功耗也更低，但是如何實現(xiàn)FPGA和DDR3 SDRAM DI
關(guān)鍵字： SDRAM FPGA DDR3 接口設(shè)計