pld 文章進(jìn)入pld技術(shù)社區(qū)

基于Nios的DDS高精度信號(hào)源實(shí)現(xiàn)

摘要：直接數(shù)字頻率合成器DDS具有極高的分辨率、頻率轉(zhuǎn)換速度快、相位噪聲低等優(yōu)點(diǎn)。以ALTERA公司的CPU軟核Ni...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

FPGA系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn)分享FPGA系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)經(jīng)驗(yàn)分享

這個(gè)帖子主要和大家介紹一些我們?cè)贔PGA硬件系統(tǒng)設(shè)計(jì)過程中遇到的問題和解決的方法。也歡迎大家一起參與討論...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

FPGA基礎(chǔ)入門

IP（IntellectualProperty）就是常說的知識(shí)產(chǎn)權(quán)。美國Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC、AS...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

面向超低功耗設(shè)計(jì)的微控制器功效優(yōu)化方案

不論是消費(fèi)、工業(yè)還是醫(yī)療應(yīng)用，功耗優(yōu)化一般都是通過縮短有效處理時(shí)間以及延長(zhǎng)處理器睡眠模式時(shí)間來實(shí)現(xiàn)的。...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)設(shè)計(jì)

0引言近年來，隨著信息技術(shù)的發(fā)展，網(wǎng)絡(luò)化日加普遍，以太網(wǎng)被廣泛應(yīng)用到各個(gè)領(lǐng)域。例如在數(shù)據(jù)采集領(lǐng)域，一些小型...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

基于PCI接口芯片外擴(kuò)FIFO的FPGA實(shí)現(xiàn)

作者：張志安陳荷娟0.引言目前，計(jì)算機(jī)上的系統(tǒng)總線常見的有ISA總線、PCI總線以及VXI總線等。在實(shí)際應(yīng)...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

基于FPGA的MIII總線與RS422通信協(xié)議轉(zhuǎn)換板的設(shè)計(jì)

引言機(jī)載數(shù)據(jù)總線在飛機(jī)上的地位非常重要。機(jī)載總線轉(zhuǎn)換板則是為計(jì)算機(jī)與機(jī)載設(shè)備之間的連接提供的硬件基...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

FPGA設(shè)計(jì)工具淺談

作為一個(gè)負(fù)責(zé)FPGA企業(yè)市場(chǎng)營(yíng)銷團(tuán)隊(duì)工作的人，我不得不說，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

FPGA硬件電路的調(diào)試

FPGA硬件電路的調(diào)試在調(diào)試FPGA電路時(shí)要遵循必須的原則和技巧，才能降低調(diào)試時(shí)間，防止誤操作損壞電路。通常情...
關(guān)鍵字： FPGA IP 嵌入式 PLD CPLD SoC 數(shù)字信號(hào)處理消費(fèi)電子 FPGA

一種實(shí)用光端機(jī)的設(shè)計(jì)與實(shí)現(xiàn)

摘要：提出了一種簡(jiǎn)易的實(shí)用光端機(jī)的設(shè)計(jì)方法，能夠完成TTL／E1、RS232、RS422 3類信號(hào)經(jīng)光纖傳送，很好地實(shí)現(xiàn)了中短距離的點(diǎn)對(duì)點(diǎn)通信。TTL／E1信號(hào)直接送給通道選擇。RS232和RS422分別經(jīng)過相應(yīng)的信號(hào)調(diào)理變?yōu)門IL電
關(guān)鍵字： PLD 光電轉(zhuǎn)換 LED 信號(hào) 通信

萊迪思推出新的MachXO2 PLD系列

　　萊迪思半導(dǎo)體公司今天宣布推出其新的MachXO2? PLD系列，為低密度PLD的設(shè)計(jì)人員提供了在單個(gè)器件中前所未有的低成本，低功耗和高系統(tǒng)集成。嵌入式閃存技術(shù)采用了低功耗65納米工藝，與MachXO? PLD系列相比，MachXO2系列提供了3倍的邏輯密度、10倍的嵌入式存儲(chǔ)器、降低了100倍以上的靜態(tài)功耗并減少了高達(dá)30%的成本。
關(guān)鍵字：萊迪思 PLD

PLD設(shè)計(jì)方法及步驟

1、PLD器件的設(shè)計(jì)步驟　　1.電路邏輯功能描述　　PLD器件的邏輯功能描述一般分為原理圖描述和硬件描述語言描述，原理圖描述是一種直觀簡(jiǎn)便的方法，它可以將現(xiàn)有的小規(guī)模集成電路實(shí)現(xiàn)的功能直接用PLD器件來實(shí)現(xiàn)，而不
關(guān)鍵字： PLD 設(shè)計(jì)方法

基于MachXO設(shè)計(jì)的PLD控制開發(fā)技術(shù)

基于MachXO設(shè)計(jì)的PLD控制開發(fā)技術(shù),MachXO PLD是非易失的可以無限次重新配置的可編邏輯器件PLD），具有256-2280個(gè)查找表（LUT），73-271個(gè)I/O，多達(dá)27.6Kb sysMEM嵌入?yún)^(qū)塊RAM，多達(dá)7.7Kb分布式RAM，可編程的sysIOtrade;緩沖器支持LVCMOS 3.3/2.5/1.8/
關(guān)鍵字：控制開發(fā)技術(shù) PLD 設(shè)計(jì) MachXO 基于

用VHDL實(shí)現(xiàn)的有線電視機(jī)頂盒信源發(fā)生方案

VHDL是隨著可編輯邏輯器件（PLD）的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部VHSIC（超高速集...
關(guān)鍵字： PLD VHDL 機(jī)頂盒信源

用PLD簡(jiǎn)化邊界掃描測(cè)試

　　引言　　隨著JTAG標(biāo)準(zhǔn)IEEE1149.1的定型，及隨后開始在集成電路Intel 80486中采用，邊界掃描測(cè)試已被廣泛應(yīng)用于測(cè)試印刷電路板的連接，以及在集成電路內(nèi)進(jìn)行測(cè)試。邊界掃描測(cè)試受到設(shè)計(jì)人員的歡迎，因?yàn)樗軌蛟诰€測(cè)試，而無需昂貴的釘床在線測(cè)試設(shè)備。然而，在大的電路板上，邊界掃描鏈路很長(zhǎng)，電路板設(shè)計(jì)人員面臨著多種挑戰(zhàn)，諸如故障檢測(cè)和隔離、測(cè)試時(shí)間、物理布線，同時(shí)還要管理偏移，電壓轉(zhuǎn)換和滿足各種特殊需要。傳統(tǒng)上使用ASSP來應(yīng)對(duì)這些挑戰(zhàn)，然而基于ASSP的解決方案更為昂貴，有固定的電平和一些
關(guān)鍵字：萊迪思 PLD

共154條 7/11 |‹ « 2 3 4 5 6 7 8 9 10 11 »

pld介紹

一、概述 PLD（programmable logic device)--可編程邏輯器件：PLD是做為一種通用集成電路生產(chǎn)的，他的邏輯功能按照用戶對(duì)器件編程來高定。一般的PLD的集成度很高，足以滿足設(shè)計(jì)一般的數(shù)字系統(tǒng)的需要。這樣就可以由設(shè)計(jì)人員自行編程而把一個(gè)數(shù)字系統(tǒng)“集成”在一片PLD上，而不必去請(qǐng)芯片制造廠商設(shè)計(jì)和制作專用的集成電路芯片了。二、分類目前和平和使用的P [ 查看詳細(xì) ]