HDL(Hardware Description Language),是硬件描述語言。顧名思義,硬件描述語言就是指對硬件電路進行行為描述、寄存器傳輸描述或者結(jié)構(gòu)化描述的一種新興語言。HDL文本輸入硬件描述語言是用文本的形式描述硬件電路的功能,信號連接關(guān)系以及時序關(guān)系。它雖然沒有圖形輸入那么直觀,但功能更強,可以進行大規(guī)模,多個芯片的數(shù)字系統(tǒng)的設計。常用的HDL有ABEL,VHDL和Verilog HDL等。
VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language,是一種用于電路設計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言 。VHDL翻譯成中文就是超高速集成電路硬件描述語言,主要是應用在數(shù)字電路的設計中。目前,它在中國的應用多數(shù)是用在FPGA/CPLD/EPLD的設計中。當然在一些實力較為雄厚的單位,它也被用來設計ASIC。
VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口。除了含有許多具有硬件特征的語句外,VHDL的語言形式、描述風格以及語法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設計,或稱設計實體(可以是一個元件,一個電路模塊或一個系統(tǒng))分成外部(或稱可視部分,及端口)和內(nèi)部(或稱不可視部分),既涉及實體的內(nèi)部功能和算法完成部分。在對一個設計實體定義了外部界面后,一旦其內(nèi)部開發(fā)完成后,其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設計的基本點。
· VHDL
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VHDL 程序舉例
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Verilog HDL和VHDL的比較