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基于FPGA的數(shù)字下變頻設(shè)計與仿真

  • 在軟件無線電數(shù)字接收機中，從AD前端采集過來的數(shù)字信號頻率高達(dá)72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號處理任務(wù)。因此合理的設(shè)計基于FPGA的DDC，以降低數(shù)字信號頻率，方便后端DSP實時完成相關(guān)的數(shù)字信號處理任務(wù)就顯得尤為重要。在很多數(shù)字信號處理系統(tǒng)中，數(shù)字信號頻率是非常高的，而后端數(shù)字信號處理器件幾乎不能滿足系統(tǒng)的實時性要求，此時通過合理的設(shè)計DDC就可以解決上述問題。
  • 關(guān)鍵字： 軟件無線電  systemgenerator  數(shù)字下變頻  
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