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什么是VHDL?

VHDL 語(yǔ)言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language ，即超高速集成電路硬件描述語(yǔ)言。 HDL 發(fā)展的技術(shù)源頭是：在 HDL 形成發(fā)展之前，已有了許多程序設(shè)計(jì)語(yǔ)言，如匯編、 C 、 Pascal 、 Fortran 、 Prolog 等。
關(guān)鍵字： VHDL

VHDL設(shè)計(jì)的串口通信程序

本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在PC機(jī)上安裝一個(gè)串口調(diào)試工具來(lái)驗(yàn)證程序的功能。程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無(wú)奇偶校驗(yàn)位）的串口控制器，10個(gè)bit是1位起始位，8個(gè)數(shù)據(jù)位，1個(gè)結(jié)束位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實(shí)現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x104，對(duì)應(yīng)的波特率是9600。用一個(gè)8倍波特率的時(shí)鐘將發(fā)送或接受每一位bit的周期時(shí)間劃分為8個(gè)時(shí)隙以使通信同步。
關(guān)鍵字： VHDL 串口通信 PC機(jī)

基于CPLD的字符疊加器的設(shè)計(jì)

本文提出一種基于CPLD的簡(jiǎn)易字符疊加器，具有成本低、抗干擾性能好等特點(diǎn)，適用于視頻監(jiān)控。由于采用了CPLD器件，增強(qiáng)了系統(tǒng)集成度和設(shè)計(jì)靈活性。
關(guān)鍵字：字符疊加器 RAM CPLD VHDL

VHDL編碼中面積優(yōu)化探討

功能強(qiáng)大的EDA開(kāi)發(fā)軟件和專(zhuān)業(yè)的綜合工具的不斷發(fā)展，使應(yīng)用VHDL進(jìn)行PLD設(shè)計(jì)變得更簡(jiǎn)單、更快捷。但決不能忽視VHDL語(yǔ)言的使用。隨著所設(shè)計(jì)電路規(guī)模的增大，對(duì)有限的芯片資源的利用率問(wèn)題就顯得尤其重要。在不影響速度要求前提下，應(yīng)盡可能地進(jìn)行面積優(yōu)化。適當(dāng)?shù)剡M(jìn)行編碼是優(yōu)化設(shè)計(jì)的重要保障，對(duì)高質(zhì)量、高效率地完成VHDL是十分有意的。
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IC設(shè)計(jì)工程師需要這樣牛X的知識(shí)架構(gòu)

　　剛畢業(yè)的時(shí)候，我年少輕狂，以為自己已經(jīng)可以獨(dú)當(dāng)一面，廟堂之上所學(xué)已經(jīng)足以應(yīng)付業(yè)界需要。然而在后來(lái)的工作過(guò)程中，我認(rèn)識(shí)了很多牛人，也從他們身上學(xué)到了很多，從中總結(jié)了一個(gè)IC設(shè)計(jì)工程師需要具備的知識(shí)架構(gòu)，想跟大家分享一下?！　〖寄芮鍐巍　∽鳛橐粋€(gè)真正合格的數(shù)字IC設(shè)計(jì)工程師，你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進(jìn)的知識(shí)和技術(shù)。因此，這里列出來(lái)的技能永遠(yuǎn)都不會(huì)是完整的。我盡量每年都對(duì)這個(gè)列表進(jìn)行一次更新。如果你覺(jué)得這個(gè)清單不全面，可以在本文下留言，我會(huì)盡可能把它補(bǔ)充完整?！　≌Z(yǔ)言類(lèi)：Verilog-2001/&nb
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基于FPGA的串行通信控制系統(tǒng)的設(shè)計(jì)

在Altera Cyclone II平臺(tái)上采用“自頂向下”的模塊化設(shè)計(jì)思想及VHDL硬件描述語(yǔ)言，設(shè)計(jì)了串行通信控制系統(tǒng)。在Quartus II軟件上編譯、仿真后下載到FPGA芯片EP2C5Q208上，進(jìn)行在線編程調(diào)試，實(shí)現(xiàn)了串行通信控制功能?；贔PGA的系統(tǒng)設(shè)計(jì)調(diào)試維護(hù)方便、可靠性高，而且設(shè)計(jì)具有靈活性，可以方便地進(jìn)行擴(kuò)展和移植。
關(guān)鍵字：模塊化設(shè)計(jì) 串行通信控制系統(tǒng) VHDL

TPC碼譯碼器硬件仿真的優(yōu)化設(shè)計(jì)

介紹一種TPC碼迭代譯碼器的硬件設(shè)計(jì)方案，基于軟判決譯碼規(guī)則，采用完全并行規(guī)整的譯碼結(jié)構(gòu)，使用VHDL硬件描述語(yǔ)言，實(shí)現(xiàn)了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過(guò)硬件測(cè)試激勵(lì)來(lái)實(shí)時(shí)測(cè)量所設(shè)計(jì)迭代譯碼器的誤碼率情況，提出了優(yōu)化設(shè)計(jì)方案，和傳統(tǒng)的硬件仿真方法相比大大提高了仿真效率。仿真結(jié)果證明該譯碼器有很大的實(shí)用性和靈活性。
關(guān)鍵字： TPC碼迭代譯碼器 VHDL 軟判決譯碼規(guī)則

VHDL設(shè)計(jì)中電路優(yōu)化問(wèn)題

VHDL設(shè)計(jì)是行為級(jí)設(shè)計(jì)，所帶來(lái)的問(wèn)題是設(shè)計(jì)者的設(shè)計(jì)思考與電路結(jié)構(gòu)相脫節(jié)。實(shí)際設(shè)計(jì)過(guò)程中，由于每個(gè)工程師對(duì)語(yǔ)言規(guī)則和電路行為的理解程度不同，每個(gè)人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來(lái)的電路結(jié)構(gòu)更是大相徑庭。即使最終綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，但其電路的復(fù)雜程度和時(shí)延特性差別很大，甚至某些臃腫的電路還會(huì)產(chǎn)生難以預(yù)料的問(wèn)題。因此，對(duì)VHDL設(shè)計(jì)中簡(jiǎn)化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計(jì)的問(wèn)題進(jìn)行深入探討，很有必要。
關(guān)鍵字：行為級(jí)設(shè)計(jì) VHDL 邏輯資源

基于VHDL的旋轉(zhuǎn)編碼器接口電路的實(shí)現(xiàn)

用VHDL語(yǔ)言設(shè)計(jì)的增量式旋轉(zhuǎn)編碼器接口電路，實(shí)現(xiàn)了四倍頻、雙向計(jì)數(shù)的功能以及與單片機(jī)的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時(shí)序仿真結(jié)果。本設(shè)計(jì)在角度測(cè)量、位移測(cè)量和高度測(cè)量等方面有廣泛的應(yīng)用價(jià)值。
關(guān)鍵字：旋轉(zhuǎn)編碼器 VHDL 時(shí)序仿真

同步數(shù)字復(fù)接的設(shè)計(jì)及其FPGA技術(shù)實(shí)現(xiàn)

在簡(jiǎn)要介紹同步數(shù)字復(fù)接基本原理的基礎(chǔ)上，采用VHDL語(yǔ)言對(duì)同步數(shù)字復(fù)接各組成模塊進(jìn)行了設(shè)計(jì)，并在ISE集成環(huán)境下進(jìn)行了設(shè)計(jì)描述、綜合、布局布線及時(shí)序仿真，取得了正確的設(shè)計(jì)結(jié)果，同時(shí)利用中小容量的FPGA實(shí)現(xiàn)了同步數(shù)字復(fù)接功能。
關(guān)鍵字：同步數(shù)字復(fù)接 VHDL FPGA

VHDL語(yǔ)言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用方案

將VHDL與醫(yī)學(xué)相結(jié)合，勢(shì)必成為電子自動(dòng)化設(shè)計(jì)（EDA）一個(gè)全新的研究方向，本文主要研究將EDA通過(guò)VHDL應(yīng)用于醫(yī)學(xué)，以對(duì)脈搏的測(cè)量為例，以實(shí)現(xiàn)數(shù)字系統(tǒng)對(duì)人體多種生理活動(dòng)及生理反應(yīng)的直觀精確測(cè)量。
關(guān)鍵字： EDA技術(shù) VHDL 系統(tǒng)級(jí)描述

基于FPGA的全數(shù)字交流伺服系統(tǒng)信號(hào)處理

在交流伺服驅(qū)動(dòng)系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場(chǎng)可編程邏輯器件APA300的光電編碼器與光柵尺信號(hào)處理電路設(shè)計(jì)原理，該電路由4倍頻細(xì)分、辨向電路、計(jì)數(shù)電路組成，信號(hào)處理模塊通過(guò)VHDL語(yǔ)言實(shí)現(xiàn)。
關(guān)鍵字：交流伺服系統(tǒng) VHDL FPGA 光柵尺信號(hào)處理

基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)

介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA予以實(shí)現(xiàn)。
關(guān)鍵字： VHDL 數(shù)字鎖相環(huán) FPGA

步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序設(shè)計(jì)

本文給出了步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序。
關(guān)鍵字：步進(jìn)電機(jī) VHDL 步進(jìn)角

基于VHDL的HDB3編碼器設(shè)計(jì)

利用四進(jìn)程和結(jié)構(gòu)化設(shè)計(jì)兩種不同的VHDL程序設(shè)計(jì)方法，對(duì)HDB3編碼器進(jìn)行了設(shè)計(jì)、實(shí)現(xiàn)和功能分析。設(shè)計(jì)的兩種編碼器在Quartus Ⅱ7．2中進(jìn)行了功能分析，并且下載到EP2C5T144C6中實(shí)現(xiàn)了HDB3編碼轉(zhuǎn)換功能。分析與實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)的兩種HDB3編碼器，具有好的編碼功能。其中，結(jié)構(gòu)化設(shè)計(jì)的HDB3編碼器對(duì)FPGA邏輯單元、寄存器的占用分別減少了18．5％和14．8％，具有較好的資源利用特性。
關(guān)鍵字： VHDL HDB3編碼器結(jié)構(gòu)化設(shè)計(jì)

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vhdl-ams介紹

　　即IEEE 1076.1標(biāo)準(zhǔn)。　　VHDL-AMS是VHDL的一個(gè)分支，它支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。　　http://www.eda.org/vhdl-ams/ 　　Verilog-AMS與之類(lèi)似。支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。　　http://www.eda.org/verilog-ams/ 　　The VHDL-AMS language [ 查看詳細(xì) ]