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TPC碼譯碼器硬件仿真的優(yōu)化設(shè)計(jì)

介紹一種TPC碼迭代譯碼器的硬件設(shè)計(jì)方案，基于軟判決譯碼規(guī)則，采用完全并行規(guī)整的譯碼結(jié)構(gòu)，使用VHDL硬件描述語言，實(shí)現(xiàn)了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過硬件測(cè)試激勵(lì)來實(shí)時(shí)測(cè)量所設(shè)計(jì)迭代譯碼器的誤碼率情況，提出了優(yōu)化設(shè)計(jì)方案，和傳統(tǒng)的硬件仿真方法相比大大提高了仿真效率。仿真結(jié)果證明該譯碼器有很大的實(shí)用性和靈活性。
關(guān)鍵字： TPC碼迭代譯碼器 VHDL 軟判決譯碼規(guī)則

基于CPLD的頻率響應(yīng)特性測(cè)試卡設(shè)計(jì)

提出了一種基于CPLD的頻率響應(yīng)特性測(cè)試卡設(shè)計(jì)方案,分析了DDS原理的CPLD實(shí)現(xiàn)方法,給出了數(shù)據(jù)處理算法流程,并進(jìn)行了設(shè)計(jì)驗(yàn)證實(shí)驗(yàn),結(jié)果表明在逐點(diǎn)單頻測(cè)試狀態(tài)下,相位和幅值測(cè)量與標(biāo)準(zhǔn)儀器相比相位差小于0.5°,幅值差小于0.1dB。
關(guān)鍵字：頻率響應(yīng) DDS原理 CPLD

基于CPLD的線陣CCD數(shù)據(jù)采集系統(tǒng)

本文結(jié)合實(shí)際應(yīng)用需要，設(shè)計(jì)了基于復(fù)雜可編程邏輯器件(CPLD)的線陣CCD數(shù)據(jù)采集系統(tǒng)。著重介紹了數(shù)據(jù)采集的特點(diǎn)及該系統(tǒng)軟、硬件設(shè)計(jì)和最后的性能評(píng)價(jià)。
關(guān)鍵字：數(shù)據(jù)采集系統(tǒng) CCD CPLD

利用P89C669的23b的線性地址并采用CPLD外部擴(kuò)展

如果能充分利用P89C669的豐富的線性地址資源，將能大大增強(qiáng)系統(tǒng)能力。在一個(gè)嵌入式系統(tǒng)開發(fā)中，筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機(jī)的線性地址擴(kuò)展了豐富的外部設(shè)備資源。
關(guān)鍵字：線性地址存儲(chǔ)器擴(kuò)展 CPLD

基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計(jì)

提出了一種基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計(jì)方案,介紹了系統(tǒng)總體設(shè)計(jì)、CPLD數(shù)據(jù)采集模塊及CPLD邏輯控制模塊的設(shè)計(jì)。該系統(tǒng)采用CPLD實(shí)現(xiàn)數(shù)據(jù)采集,在AD采樣環(huán)節(jié)節(jié)省DSP等待時(shí)間12μs,25路模擬信號(hào)每個(gè)采樣周期節(jié)省300μs;采用CPLD代替標(biāo)準(zhǔn)邏輯器件實(shí)現(xiàn)各種邏輯功能,簡(jiǎn)化了硬件電路的設(shè)計(jì),提高了控制系統(tǒng)集成度。實(shí)際應(yīng)用表明,該系統(tǒng)能夠滿足掘進(jìn)機(jī)正常生產(chǎn)的要求,具有較強(qiáng)的實(shí)時(shí)性和較高的可靠性。
關(guān)鍵字：掘進(jìn)機(jī)控制系統(tǒng) AD采樣 CPLD

VHDL設(shè)計(jì)中電路優(yōu)化問題

VHDL設(shè)計(jì)是行為級(jí)設(shè)計(jì)，所帶來的問題是設(shè)計(jì)者的設(shè)計(jì)思考與電路結(jié)構(gòu)相脫節(jié)。實(shí)際設(shè)計(jì)過程中，由于每個(gè)工程師對(duì)語言規(guī)則和電路行為的理解程度不同，每個(gè)人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結(jié)構(gòu)更是大相徑庭。即使最終綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，但其電路的復(fù)雜程度和時(shí)延特性差別很大，甚至某些臃腫的電路還會(huì)產(chǎn)生難以預(yù)料的問題。因此，對(duì)VHDL設(shè)計(jì)中簡(jiǎn)化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計(jì)的問題進(jìn)行深入探討，很有必要。
關(guān)鍵字：行為級(jí)設(shè)計(jì) VHDL 邏輯資源

基于VHDL的旋轉(zhuǎn)編碼器接口電路的實(shí)現(xiàn)

用VHDL語言設(shè)計(jì)的增量式旋轉(zhuǎn)編碼器接口電路，實(shí)現(xiàn)了四倍頻、雙向計(jì)數(shù)的功能以及與單片機(jī)的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時(shí)序仿真結(jié)果。本設(shè)計(jì)在角度測(cè)量、位移測(cè)量和高度測(cè)量等方面有廣泛的應(yīng)用價(jià)值。
關(guān)鍵字：旋轉(zhuǎn)編碼器 VHDL 時(shí)序仿真

基于CPLD的雷達(dá)仿真信號(hào)的設(shè)計(jì)

雷達(dá)信號(hào)的仿真是測(cè)試系統(tǒng)中必不可少的。但采用函數(shù)/任意波發(fā)生器組成測(cè)試系統(tǒng)，不僅增加系統(tǒng)成本，而且還給系統(tǒng)軟件設(shè)計(jì)增加不必要的負(fù)擔(dān)。為此，提出了一種基于CPLD的雷達(dá)仿真信號(hào)的實(shí)現(xiàn)方案，它能為機(jī)載雷達(dá)測(cè)試系統(tǒng)提供所需的多種典型的重頻脈沖及制導(dǎo)信號(hào)。
關(guān)鍵字：雷達(dá)信號(hào) 任意波發(fā)生器 CPLD

同步數(shù)字復(fù)接的設(shè)計(jì)及其FPGA技術(shù)實(shí)現(xiàn)

在簡(jiǎn)要介紹同步數(shù)字復(fù)接基本原理的基礎(chǔ)上，采用VHDL語言對(duì)同步數(shù)字復(fù)接各組成模塊進(jìn)行了設(shè)計(jì)，并在ISE集成環(huán)境下進(jìn)行了設(shè)計(jì)描述、綜合、布局布線及時(shí)序仿真，取得了正確的設(shè)計(jì)結(jié)果，同時(shí)利用中小容量的FPGA實(shí)現(xiàn)了同步數(shù)字復(fù)接功能。
關(guān)鍵字：同步數(shù)字復(fù)接 VHDL FPGA

VHDL語言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用方案

將VHDL與醫(yī)學(xué)相結(jié)合，勢(shì)必成為電子自動(dòng)化設(shè)計(jì)（EDA）一個(gè)全新的研究方向，本文主要研究將EDA通過VHDL應(yīng)用于醫(yī)學(xué)，以對(duì)脈搏的測(cè)量為例，以實(shí)現(xiàn)數(shù)字系統(tǒng)對(duì)人體多種生理活動(dòng)及生理反應(yīng)的直觀精確測(cè)量。
關(guān)鍵字： EDA技術(shù) VHDL 系統(tǒng)級(jí)描述

基于單片機(jī)及CPLD的B超VGA檢測(cè)工裝設(shè)計(jì)

由于B超中為了增強(qiáng)圖像分辨率，通道都比較多，大多是16、24、48、64甚至更多通道。這些通道電子元器件完全一樣，要求各通道的一致性要好，在裝整機(jī)前，最好有測(cè)試手段和方法，對(duì)所有通道能進(jìn)行測(cè)試，以去除器件本身和焊接電路板中出現(xiàn)的問題，基于此目的，本人設(shè)計(jì)了B超檢測(cè)工裝。
關(guān)鍵字： B超檢測(cè)工裝圖像分辨率 CPLD

CPLD在爆速儀技術(shù)中的應(yīng)用

爆速儀是一種用來測(cè)量火藥爆炸速度的儀器,其性能的優(yōu)劣及穩(wěn)定性對(duì)測(cè)速的結(jié)果將有直接影響。傳統(tǒng)爆速儀的前端計(jì)數(shù)電路一般都是采用分立元器件實(shí)現(xiàn),結(jié)構(gòu)擁擠,且保密性不高。為了在滿足爆速儀設(shè)計(jì)的微型化的同時(shí)滿足較高時(shí)鐘要求,在爆速儀的前端計(jì)數(shù)模塊和自檢電路部分的設(shè)計(jì)中利用CPLD器件代替?zhèn)鹘y(tǒng)的分立元器件電路,并利用Qu-artusⅡ軟件對(duì)設(shè)計(jì)進(jìn)行仿真。
關(guān)鍵字：爆速儀計(jì)數(shù)器 CPLD

基于CPLD的FPGA快速配置電路的設(shè)計(jì)

介紹了采用CPLD和Flash器件對(duì)FPGA實(shí)現(xiàn)快速并行配置，并給出了具體的硬件電路設(shè)計(jì)和關(guān)鍵模塊的內(nèi)部編程思路。
關(guān)鍵字： FPGA配置 JTAG CPLD

基于FPGA的全數(shù)字交流伺服系統(tǒng)信號(hào)處理

在交流伺服驅(qū)動(dòng)系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場(chǎng)可編程邏輯器件APA300的光電編碼器與光柵尺信號(hào)處理電路設(shè)計(jì)原理，該電路由4倍頻細(xì)分、辨向電路、計(jì)數(shù)電路組成，信號(hào)處理模塊通過VHDL語言實(shí)現(xiàn)。
關(guān)鍵字：交流伺服系統(tǒng) VHDL FPGA 光柵尺信號(hào)處理

基于計(jì)算機(jī)總線的CPLD加密電路設(shè)計(jì)

隨著軟件產(chǎn)品的廣泛應(yīng)用，對(duì)軟件的知識(shí)產(chǎn)權(quán)保護(hù)也開始重要。軟件產(chǎn)品通過系列號(hào)碼加密，每一個(gè)軟件均有唯一的產(chǎn)品系列號(hào)碼。軟件產(chǎn)品配置加密電路板后，軟件產(chǎn)品和該產(chǎn)品軟件加密板同時(shí)售出，用戶在使用時(shí)一套軟件要配備一塊加密板，通過控制加密板，就可以保證軟件產(chǎn)品安全。
關(guān)鍵字：知識(shí)產(chǎn)權(quán)保護(hù) 加密電路板 CPLD