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基于改進(jìn)的布斯算法的嵌入FPGA的乘法器設(shè)計(jì)

  • 設(shè)計(jì)了一款嵌入FPGA的乘法器，該乘法器能夠滿足兩個(gè)18 b有符號(hào)或17 b無(wú)符號(hào)數(shù)的乘法運(yùn)算。該設(shè)計(jì)基于改進(jìn)的布斯算法，提出了一種新的布斯譯碼和部分積結(jié)構(gòu)，并對(duì)9-2壓縮樹(shù)和超前進(jìn)位加法器進(jìn)行了優(yōu)化。該乘法器采用TSMC 0．18μn CMOS工藝，其關(guān)鍵路徑延遲為3．46 ns。
  • 關(guān)鍵字： 布斯算法  18×18乘法器  FPGA  
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布斯算法介紹

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