臺(tái)積電，轉(zhuǎn)戰(zhàn)1.4nm

來(lái)源：半導(dǎo)體行業(yè)觀察

據(jù)臺(tái)媒聯(lián)合報(bào)報(bào)道，臺(tái)積電3納米制程今年8月將導(dǎo)入量產(chǎn)，但臺(tái)積電為取得制霸權(quán)，防止英特爾殺出搶單，決定將3納米研發(fā)團(tuán)隊(duì)轉(zhuǎn)戰(zhàn)1.4納米開(kāi)發(fā)，并預(yù)定下個(gè)月鳴槍起跑，投入確認(rèn)技術(shù)規(guī)格的第一階段（TV0）開(kāi)發(fā)，這也為臺(tái)積電準(zhǔn)備跨足1納米世代，揭開(kāi)歷史新頁(yè)。
報(bào)道進(jìn)一步指出，臺(tái)積電日前敲定于今年8月于竹科研發(fā)中心P8廠及南科18B的P5廠，南北同時(shí)啟動(dòng)3納米量產(chǎn)后，接下來(lái)要在先進(jìn)制程開(kāi)發(fā)上壓制英特爾藉由2納米技術(shù)突破爭(zhēng)食蘋(píng)果新世代處理器的威脅，以持續(xù)在晶圓代工保持領(lǐng)先優(yōu)勢(shì)。
考慮到三星和英特爾都對(duì)臺(tái)積電嘴邊的蛋糕虎視眈眈。毫無(wú)疑問(wèn)，又一輪芯片制程大賽即將打響。

臺(tái)積電急了

在之前的財(cái)報(bào)會(huì)上，臺(tái)積電聯(lián)席總裁魏哲家曾經(jīng)表示，公司的2nm工藝正在研發(fā)當(dāng)中，如按照初步規(guī)劃，試產(chǎn)將在2024年底，最快則將于2025年投入量產(chǎn)。但是，英特爾在更早之前曾經(jīng)表示，公司將在今年下半年完成Intel 18A（約為1.8nm ）的芯片設(shè)計(jì)，并將原定的量產(chǎn)時(shí)間從之前的2025年提前到2024年。由此，我們可以看到臺(tái)積電擔(dān)憂(yōu)的來(lái)源。
另一個(gè)方面，對(duì)工藝制程有了解的讀者應(yīng)該知道，今年下半年開(kāi)戰(zhàn)的3nm工藝推進(jìn)到現(xiàn)在，其實(shí)基本面已經(jīng)定了。因?yàn)槿髲S商（臺(tái)積電、英特爾和三星）的工藝進(jìn)度，甚至客戶(hù)在目前看來(lái)都初步確定，且短期有太大的變化的可能性比較小。
但在3nm后的技術(shù)節(jié)點(diǎn)，則又有新的不確定性。
眾所周知，自2011年英特爾發(fā)布22nm工藝以來(lái)，包括Intel、臺(tái)積電、三星、格芯和中芯國(guó)際都幾乎在所有的先進(jìn)工藝邏輯芯片上使用FinFET晶體管制造。和以前的平面晶體管溝道是水平的不一樣。在 FinFET 中，溝道是垂直的，柵極環(huán)繞在溝道周?chē)?，能從溝道的三個(gè)側(cè)面提供出色的控制。
正因?yàn)檫@種不同尋常的設(shè)計(jì)，F(xiàn)inFET在應(yīng)用中帶來(lái)了更多的優(yōu)勢(shì)。例如對(duì)于給定的晶體管占位面積有更高的驅(qū)動(dòng)電流、更高的速度和更低的泄漏，這使其能夠具備更低的功耗、無(wú)隨機(jī)摻雜劑波動(dòng)，使得晶體管具有更好的遷移率和縮放比例。借助這個(gè)創(chuàng)新的晶體管設(shè)計(jì)，芯片制造工藝演進(jìn)到了今年下半年面世的3nm。因?yàn)槌巳且酝?，其他晶圓代工廠在這個(gè)節(jié)點(diǎn)依然使用的是FinFET。
平面晶體管、FinFET晶體管和GAA晶體管
然而，到了3nm以后的工藝，F(xiàn)inFET的歷史使命就已經(jīng)完成了，這就驅(qū)使所有晶圓代工廠就不得不探索新的制造方法，如三星在3nm上應(yīng)用的GAA（Gate All Around）晶體管就是當(dāng)中一個(gè)選擇。和當(dāng)初從平面往立體轉(zhuǎn)一樣，新的晶體管也會(huì)給開(kāi)發(fā)者提出新挑戰(zhàn)。需要提示一下的是，三星在3nm就用上了這種新型晶體管，而英特爾也披露了不少關(guān)于他們新晶體管的信息，他們更是把Intel 18A看作超越臺(tái)積電的關(guān)鍵技術(shù)。再加上，近日日經(jīng)新聞報(bào)道，美國(guó)和日本正計(jì)劃在2nm芯片上合作?？紤]到日本在設(shè)備上的領(lǐng)先、當(dāng)前的芯片本地制造趨勢(shì)、美國(guó)IBM過(guò)往在先進(jìn)工藝上的輝煌歷史、熱潮他們也于一年前推出2nm芯片等多種因素。
這就讓在新工藝保密工作做得非常之好的臺(tái)積電急了。

GAA沒(méi)那么簡(jiǎn)單

如上所說(shuō)，GAA晶體管是行業(yè)必然的發(fā)展趨勢(shì)，而納米片就是GAA晶體管的首個(gè)選擇。
所謂納米片，從構(gòu)造上看，納米片F(xiàn)ET是一種旋轉(zhuǎn)90度的finFET，這就讓其可以產(chǎn)生水平堆疊的fin，而每個(gè)fin中間都有垂直柵極材料，且每個(gè)fin都是一個(gè)溝道。

Lam Research在其2020年的一篇博客中介紹道，早期的GAA設(shè)備將使用垂直堆疊的納米片。它們由單獨(dú)的水平片構(gòu)成，四周都被門(mén)材料包圍。這提供了相對(duì)于finFET改進(jìn)的通道控制。與更高電流需要多個(gè)并排fin的FinFET不同，GAA 晶體管的載流能力通過(guò)垂直堆疊幾個(gè)納米片來(lái)增加，柵極材料包裹在通道周?chē)?。納米片的尺寸可以縮放，以便晶體管的尺寸可以滿(mǎn)足所需的特定性能。
該篇博客文章進(jìn)一步指出，納米片在概念上可能很簡(jiǎn)單，但它們對(duì)制造提出了新的挑戰(zhàn)。其中一些挑戰(zhàn)圍繞著制造結(jié)構(gòu)，其他涉及實(shí)現(xiàn) PPAC 擴(kuò)展目標(biāo)所需的新材料。

如圖所示，GAA晶體管是通過(guò)首先生長(zhǎng)交替的Si和SiGe外延層的超晶格來(lái)制造的，這些外延層構(gòu)成了納米片的基礎(chǔ)。而其關(guān)鍵步驟則包括沉積內(nèi)部電介質(zhì)間隔物以保護(hù)源極/漏極區(qū)域并定義柵極寬度，以及用于去除犧牲層（sacrificial layer）的溝道釋放蝕刻。去除犧牲層后留下的空間需要用柵極電介質(zhì)和金屬填充，包括納米片之間。因?yàn)闁艠O金屬很可能會(huì)引入新材料，為此一些制造商正在評(píng)估鈷，釕、鉬、鎳和各種合金。
在semiengineering的報(bào)道中，他們也揭露了制造納米片F(xiàn)ET帶來(lái)的重大挑戰(zhàn)。
首先在流程中，外延工具在襯底上沉積超薄、交替的SiGe和硅層，形成超晶格結(jié)構(gòu)。這種結(jié)構(gòu)可能具有三層、五層或更多層的每種材料；其次，微小的垂直fin在超晶格結(jié)構(gòu)中被圖案化和蝕刻。然后，形成內(nèi)間隔物。在間隔蝕刻中，超晶格結(jié)構(gòu)中的SiGe層的外部部分被凹陷，然后用介電材料填充；第三，形成源極/漏極。然后，去除超晶格結(jié)構(gòu)中的SiGe層，留下構(gòu)成通道的硅基層或片；最后，通過(guò)沉積高k電介質(zhì)和金屬柵極材料形成柵極。

”以上每一步都是一個(gè)挑戰(zhàn)。與所有工藝一樣，目標(biāo)是開(kāi)發(fā)沒(méi)有缺陷的芯片。這需要在晶圓廠中采用完善的工藝控制策略。”semiengineering的記者在文章中強(qiáng)調(diào)。（關(guān)于納米片制造，請(qǐng)參考半導(dǎo)體行業(yè)觀察的文章《FinFET的繼任者：納米片該如何制造？》）
臺(tái)積電制造集成經(jīng)理在今年二月接受IEEE采訪的時(shí)候就首先強(qiáng)調(diào)，我們正在接近原子尺度。然后他繼續(xù)說(shuō)：“以前，我們可以通過(guò)微調(diào)工藝來(lái)實(shí)現(xiàn)下一代節(jié)點(diǎn)，但現(xiàn)在每一代我們都必須在晶體管架構(gòu)、材料、工藝和工具方面找到新的方法。在過(guò)去，這幾乎是一種主要的光學(xué)縮小，但這不再是一個(gè)簡(jiǎn)單的技巧。”
Lam Research方面則表示，GAA晶體管將成為FinFET的繼任者，而納米片將演變?yōu)榧{米線(xiàn)。這些GAA結(jié)構(gòu)應(yīng)該貫穿當(dāng)前路線(xiàn)圖上的高級(jí)流程節(jié)點(diǎn)。

三巨頭各出奇招

正因?yàn)樾录夹g(shù)擁有如此大的的挑戰(zhàn)，因此三巨頭都在夜以繼日地攻克新制造工藝，他們也都先后披露了其面向未來(lái)新技術(shù)上面做得一些布局。
首先看比較“急”的臺(tái)積電。在ISSCC 2021上，臺(tái)積電董事長(zhǎng)劉德音做了一個(gè)演講，在演講中他大概介紹了一下臺(tái)積電的納米片技術(shù)。劉德音指出，這些新器件的漏極引起的勢(shì)壘降低和亞閾值擺動(dòng)更小。而根據(jù)報(bào)道，使用TSMC的下一代平臺(tái)降低了SRAM的電源電壓，讓其可以在0.46V下提供可靠的緩存操作。而隨著對(duì)片上高速緩存的需求不斷增加，電壓低于半伏肯定會(huì)改善芯片功率預(yù)算。

雖然臺(tái)積電在研討會(huì)上沒(méi)有太多披露，但據(jù)一些分析師分析，臺(tái)積電展示的數(shù)據(jù)來(lái)自32 MB SRAM，但沒(méi)有給出其他技術(shù)細(xì)節(jié)。他們大膽猜測(cè)其M0間距為28 nm，這就像在 5N 工藝中一樣，這是納米片的寬度約為35 nm，厚度約為6 nm。正是這樣的設(shè)計(jì)為其提供了240–250 nm的溝道寬度，或相當(dāng)于當(dāng)前鰭片高度的2+鰭片晶體管。
semiwiki在一篇文章介紹，臺(tái)積電研發(fā)組的Jin Cai在去年的VLSI研討會(huì)上開(kāi)展了一場(chǎng)名為“下一個(gè)十年的 CMOS 器件技術(shù)”的討論。在演講中，他透露了臺(tái)積電主動(dòng)工藝研發(fā)的三個(gè)領(lǐng)域，講述獲得更優(yōu)化納米片特性的方法：分別是增加pFET的SiGe化學(xué)計(jì)量、優(yōu)化寄生Cgs/Cgd電容、處理底部納米片的“mesa””泄漏。（具體參考文章《臺(tái)積電談2nm的實(shí)現(xiàn)方式》）。
接下來(lái)，我們看一下領(lǐng)先一步的三星。因?yàn)樗诮衲晗掳肽昃蛶?lái)公司的GAA晶體管制造工藝，也就是三星在3nm使用的MBCFET（multi-bridge channel FET）制造工藝。
三星官方文件表示，典型的 GAA 晶體管采用細(xì)長(zhǎng)納米線(xiàn)的形式. 然而，溝道需要盡可能寬以允許大量電流流過(guò)它，并且納米線(xiàn)的小直徑使得難以獲得這種更高的電流。為了克服這個(gè)問(wèn)題，三星創(chuàng)造了他們專(zhuān)有的MBCFET（多橋通道場(chǎng)效應(yīng)晶體管）并申請(qǐng)了專(zhuān)利。在三星看來(lái)，這是GAA晶體管的優(yōu)化版本。通過(guò)將導(dǎo)線(xiàn)形成的溝道結(jié)構(gòu)對(duì)齊為二維納米片來(lái)增加與柵極接觸的面積，MBCFET能夠?qū)崿F(xiàn)更簡(jiǎn)單的器件集成以及增加電流。在三星看來(lái)，公司的MBCFET是一種具有競(jìng)爭(zhēng)力的晶體管結(jié)構(gòu)，因?yàn)樗粌H包括通過(guò)GAA結(jié)構(gòu)減輕短溝道效應(yīng)的方法，而且還通過(guò)擴(kuò)大溝道面積來(lái)提高性能。

最后，再看一下英特爾的GAA晶體管RibbonFET
據(jù)介紹，RibbonFET 器件能夠?qū)系缽幕撞牧仙咸Ц撸纬蛇M(jìn)入一塊柵極材料的溝道線(xiàn)。由于溝道線(xiàn)的形狀像帶狀，所以新的FET技術(shù)被稱(chēng)為 RibbonFET，而柵極完全圍繞通道。這種獨(dú)特的設(shè)計(jì)顯著提高了晶體管的靜電特性，并減小了相同節(jié)點(diǎn)技術(shù)的晶體管尺寸。但這并不是英特爾所做的唯一技術(shù)改進(jìn)；他們還開(kāi)發(fā)了一種新的電源路由技術(shù)，稱(chēng)為PowerVia。傳統(tǒng)的半導(dǎo)體具有形成晶體管的平面半導(dǎo)體，然后添加導(dǎo)線(xiàn)層以提供電源和信號(hào)?；旌想娫春托盘?hào)會(huì)帶來(lái)路由挑戰(zhàn)，并降低最終設(shè)備的整體效率。
而英特爾新宣布的PowerVia，能將晶體管的電源連接移動(dòng)到芯片的底部。簡(jiǎn)而言之，PowerVia的引入相當(dāng)于PCB從單面層轉(zhuǎn)移到雙面層。讓電源線(xiàn)和信號(hào)線(xiàn)可以分開(kāi)，使兩層都更加高效。

總結(jié)

由上可見(jiàn)，無(wú)論是臺(tái)積電、三星還是英特爾，他們其實(shí)都已經(jīng)為GAA做好了充分準(zhǔn)備，迎接下一個(gè)節(jié)點(diǎn)的到來(lái)。與此同時(shí)，他們還在繼續(xù)研發(fā)面向未來(lái)的工藝，讓芯片的性能提升擁有更多的選擇。如二維材料就是包括臺(tái)積電在內(nèi)的晶圓廠的一個(gè)努力方向。

據(jù)相關(guān)研究人員稱(chēng)，二維半導(dǎo)體有望解決大尺寸晶體管中的通道控制問(wèn)題：減小器件尺寸也會(huì)減小溝道長(zhǎng)度。界面缺陷（由于晶體管柵極溝道的小尺寸）導(dǎo)致載流子遷移率下降。而MoS2等過(guò)渡金屬二硫化物 (TMD) 就是亞10nm溝道晶體管的首選材料，因?yàn)樗鼈冊(cè)跇O薄的厚度下具有高遷移率。
在去年年中，臺(tái)積電更是公布，公司與麻省理工學(xué)院（MIT）共同發(fā)表研究，首度提出利用「半金屬鉍」（Bi）作為二維材料的接觸電極，可大幅降低電阻并提高電流，使其效能幾與硅一致，有助實(shí)現(xiàn)未來(lái)半導(dǎo)體1納米的挑戰(zhàn)。
除了這些晶圓制造龍頭外，IMEC等研究機(jī)構(gòu)在為未來(lái)的芯片實(shí)現(xiàn)提出了很多方案和改進(jìn)方式。芯片制造的未來(lái)，依然可期。

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