IP行業(yè)，面臨新挑戰(zhàn)

半導體知識產(chǎn)權(quán) (IP) 市場的成功需要的不僅僅是大量的 RTL。新的進步要求一個完整的設(shè)計、實施和驗證團隊，這限制了在這個市場上競爭的公司數(shù)量。

自 1990 年代首次引入該概念以來，構(gòu)成IP 塊的內(nèi)容發(fā)生了重大變化。最初只是按原樣交付的一塊RTL（寄存器傳輸級），現(xiàn)在已經(jīng)發(fā)展到包括復雜的功能，通常涉及硬件和軟件、模擬和數(shù)字、驗證套件、綜合腳本等等。許多人最初沒有意識到的是，這并不是所承諾的“一次設(shè)計/隨處使用”范式，因為每個“隨處”都略有不同。

隨著行業(yè)通過小芯片遷移到下一個復雜級別，將需要更多模型、可交付成果和抵押品，尤其是當 IP 和小芯片變得更加不透明時。他們幾乎肯定會被要求制造這些小芯片并使其可用于評估，這也需要設(shè)計某種形式的基板或中介層。

它需要開發(fā)人員和集成商之間越來越多的信任?！霸缙?IP 的行為非常集中，單一的固定功能，”Achronix 技術(shù)副總裁 Raymond Nijssen 說?！斑@相對簡單，也相對容易理解?？爝M到我們現(xiàn)在所在的位置。你得到了這些巨大的可交付成果。趨勢是 IP 塊繼續(xù)變得更大、更復雜，也更像黑盒。黑匣子意味著隨著事物的增長，你與它的互動僅限于外殼，再加上一點點進入它，但你對那個 IP 內(nèi)部發(fā)生的事情的了解越來越少。這是一個很大的范式轉(zhuǎn)變。我面臨的情況是，我對里面的內(nèi)容了解得越來越少，我必須越來越依賴我的 IP 供應商來驗證它?！?/p>

過去，有人認為集成商可以自己開發(fā) IP?！叭绻蛻魮碛虚_發(fā)相同功能的專業(yè)知識，那么他們購買 IP 的主要原因之一是承諾加快上市時間，”接口 IP 產(chǎn)品營銷組總監(jiān) Arif Khan 說。節(jié)奏?！盀榱俗龅竭@一點，他們希望有好的解決方案能夠盡可能輕松地集成和驗證 IP?！?/p>

這并不像聽起來那么簡單。Quadric工程副總裁 Dhanendra Jani 表示：“成功設(shè)計和交付 IP 塊需要從一開始就采取有目的的方法，并計劃向數(shù)十個客戶交付完全相同的 IP 核。” “IP 行業(yè)的核心原則是重用。這意味著一遍又一遍地重復交付相同的塊，這意味著規(guī)劃一個設(shè)計元素用于不同的系統(tǒng)架構(gòu)、不同的細分市場、不同的條件。”

這就是一些公司出錯的地方?！癐P 業(yè)務中的一句古老格言是，'在交付 10 次之前，它不是真正的 IP，'”Quadric 首席營銷官 Steve Roddy 說。“這句俗語體現(xiàn)了這樣一個現(xiàn)實，即商業(yè)級 IP 的穩(wěn)健驗證、建模、打包、文檔和設(shè)計支持遠比在您自己的團隊中為一個 SoC 設(shè)計中的設(shè)計塊準備流片復雜得多。我們經(jīng)?？吹桨雽w初創(chuàng)公司的初始芯片設(shè)計失敗，然后突然“轉(zhuǎn)向”知識產(chǎn)權(quán)許可。這些公司然后努力交付和支持許可客戶，因為最初失敗的芯片設(shè)計從未考慮過不同的 SoC 用例、工藝技術(shù)或系統(tǒng)環(huán)境。

但它開始變得更加困難?！坝捎诠こ叹褪枪こ?，您不能坐等 IP 成熟，”Achronix 的 Nijssen 說。“到那時你將無法以溢價銷售你的產(chǎn)品。如果你不打算等待最新版本的 PCIe 成熟，你能做的最好的事情就是使用 PCI Gen 3 或 Gen 4。那么你的客戶就不會再購買你的產(chǎn)品了。您必須處于最前沿并且您必須接受該 IP 中存在錯誤、勘誤表或規(guī)范更改，或者可能存在集成問題，當您將其與其他 IP 集成時，某些內(nèi)容沒有得到很好的理解”

不僅僅是功能

隨著 IP 塊變得越來越大和越來越不透明，集成商越來越難以接受為該塊執(zhí)行后端任務。一個這樣的例子涉及測試接口（見圖 1），現(xiàn)在需要將其集成到系統(tǒng)中。

“客戶期望完全集成的控制器和 PHY 子系統(tǒng)，支持可測試性和大批量制造測試，”Cadence 的 Khan 說?！半S著 IP 復雜性和相關(guān)物理尺寸的增長，IP 用戶需要能夠簡化集成的交付。盡管 PHY 開發(fā)和協(xié)議控制器開發(fā)傳統(tǒng)上由不同的團隊完成，但由于每個學科所需的專業(yè)知識不同，組合交付展示了所有成分同步協(xié)同工作，消除了在用戶站點集成期間的錯誤區(qū)域。默認情況下，生產(chǎn)質(zhì)量測試向量有望保證高效的大批量生產(chǎn)?！?/p>

圖 1：高級集成和測試

這擴展到其他接口，例如監(jiān)控和調(diào)試接口。監(jiān)控可能包括保持芯片在定義參數(shù)內(nèi)運行所必需的熱傳感器。隨著行業(yè)向小芯片遷移，一些標準也必須推進。

“有一個新標準IEEE 1838搭載在1149.1上，即 TAP 接口，它是一個串行接口，”西門子 EDA的 Tessent 產(chǎn)品經(jīng)理 Vidya Neerkundar 說?！八x了一個 primary tap和一個secondary tap。如果你想將 die 堆疊在一起，那么secondary tap將與下一個 die 上的 primary tap 對話。”

即便是未加固的IP，也能密切參與到整個開發(fā)流程中。Guillaume Boillet 說：“NoC 配置器著眼于您需要連接什么以及您期望的性能水平，以及定義您的啟動器和目標將放置在您的子系統(tǒng)或 SoC 中的位置的高級平面圖。” ， Arteris IP產(chǎn)品管理和戰(zhàn)略營銷高級總監(jiān)?！拔覀儽仨毺嵘鞒?，以便架構(gòu)能夠簡潔地表達需求并探索不同的替代方案。它正在擴展跨域并向后端擴展。在最新的技術(shù)節(jié)點上，你不能只希望你的拓撲會好起來。”

嵌入式 FPGA和硬化塊也有類似的問題?！柏浖苌系臇|西很難滿足多個用戶的需求，因為他們每個人可能需要不同的尺寸，因為平面圖，”Nijssen 說?！盎蛘咚麄兛赡芟胍嗷蚋俚馁Y源，或者他們使用資源的方式不同。有許多使用模型，這將轉(zhuǎn)化為電源建模。如果我以不同的頻率運行它們，那么從功耗和散熱的角度來看，我必須擔心不同的事情?！?/p>

越來越多的設(shè)計和實施變得特定于工作負載。“我們提供了一個環(huán)境，客戶可以在其中以非常簡潔的格式表達來自不同發(fā)起者的流量的特征，并且連同 SystemC 模型，我們能夠模擬和顯示瓶頸可能在哪里，” Arteris的Boillet說?！翱蛻艨梢酝ㄟ^他們自己的工作負載來增加它。當您開始考慮非相干 NoC 時，這一點甚至更為重要，因為期望有足夠的帶寬來進行通信，而且當您使用相干互連來評估緩存的正確配置時，您的維度、不同的偵聽功能等。為此，您需要非常準確地了解您的工作量?！?/p>

模型是內(nèi)部特征必須向外部反映的方式。Ansys產(chǎn)品營銷總監(jiān) Marc Swinnen 表示：“模型已經(jīng)存在很長時間了，但越來越多的模型是多物理場模型并解決新的物理效應問題”. “這不僅僅是時序和性能，還有熱效應、功率效應、由于通過電源的低頻相互作用引起的信號完整性效應、安全方面等等。信號完整性模型本質(zhì)上是電磁的，特別是對于高頻互連，因此如果您要與 RF 芯片和數(shù)字進行異構(gòu)集成，您將需要對這些線路進行電磁建模。甚至內(nèi)插器上的數(shù)字線也必須進行電磁建模，因為它們與芯片線相比非常長。雖然只有幾毫米長，但它們實際上是傳輸線，需要這樣建模?！?/p>

擴展到小芯片

IP 世界的一切都貫穿到小芯片，但還有一大堆補充。西門子的 Neerkundar 說：“就像你必須為安裝在板上的不同芯片做計劃一樣，現(xiàn)在你必須為集成不同的小芯片做計劃?！?“今天，該行業(yè)只看到垂直整合，這意味著小芯片都是在一家公司內(nèi)創(chuàng)建的。當一家公司擁有所有這些小芯片時，他們可以相互通信，并且他們可以找出握手機制，從而明確定義規(guī)范。將來，可以從供應商 A 購買一個小芯片，從供應商 B 購買另一個小芯片，作為集成商，他們需要有一個通用協(xié)議。有一些標準正在出現(xiàn)。UCIe 既講協(xié)議，也講測試，它集成了它們之間的互連。

一些標準正在出現(xiàn)?！拔覀冃枰芮嘘P(guān)注正在出現(xiàn)的新協(xié)議，我們需要滿足遵守新協(xié)議的需求，”Boillet 說?！盁o論是 CXL 還是 CHI，因為那是我們最終要呈現(xiàn)給 PHY 控制器和 PHY 的東西。這就是我們需要在第一級做的工作的范圍。但是當你開始處理對稱多處理器系統(tǒng)時，它會變得復雜得多，在這種系統(tǒng)中，期望不同的小芯片協(xié)同工作，并具有完全的一致性集成。在這種情況下，我們的 IP 需要發(fā)展，以便我們有一個概念，我們稱之為分層一致性，您可以在其中配置和偵聽從一個小芯片到下一個小芯片，反之亦然。當你挑戰(zhàn)極限并想讓客戶做這種事情時，

但是這些標準并沒有涵蓋所有的需求。“UCIe 是朝這個方向邁出的第一步，因為它定義了物理接口，”Ansys 的 Swinnen 說。“還需要諸如熱模型和物理模型之類的東西。它必須包括芯片功率模型 (CPM)。例如，業(yè)界熟悉的高頻壓降，這是由于本地開關(guān)引起的，但您也有低頻壓降。如果一個塊或小芯片激活并消耗大量功率，然后它關(guān)閉而另一個小芯片激活，您可以在這些塊之間建立共振。我們談論的是 100 赫茲——低頻共振，其中電壓以慢波的形式上下波動。這不是通過高頻分析捕獲的，必須通過更全面地觀察芯片來完成。我們可以為這些芯片中的每一個建模，

Nijssen 同意。“也許有人想要讓我調(diào)查封裝共振的信息。你需要有 CPM 模型，這是非常依賴于上下文的。您無法提供一種模型來包含回答問題所需的所有詳細信息，因為您需要了解使用模型。您將以什么頻率運行？你運行了多少個頻道？”

驗證挑戰(zhàn)

IP 范式的最大障礙始終是驗證?！熬C合驗證，考慮所有可能的系統(tǒng)用例，是 IP 供應商的責任，”Quadric 的 Jani 說。“集成商應該只需要驗證系統(tǒng)內(nèi) IP 的正確互連，而不是重新驗證整個 IP。為此，IP 提供商應提供可在客戶的 SoC 測試平臺中重復使用的集成測試和斷言檢查器。IP 提供商還應提供一個參考測試平臺，以演示 RTL 仿真中的典型使用模型。在此測試臺中支持門和電源仿真可以讓客戶通過他們選擇的工具流程、第三方庫和操作條件通過物理實現(xiàn)快速獲得 IP，從而實現(xiàn)快速產(chǎn)品化?！?/p>

IP 公司必須在驗證流程中不斷創(chuàng)新?！膀炞C IP 是與實際設(shè)計附屬品并行開發(fā)的，”Cadence 的 Khan 說?！盀榱私υO(shè)計的信心，我們增強了我們的設(shè)計流程，以在開發(fā)的前硅階段和后硅階段包括更新的方法。這包括更多地使用形式驗證方法、仿真平臺和協(xié)同仿真，以及真實世界的硅測試。我們現(xiàn)在開發(fā)包含整個子系統(tǒng)的測試芯片，并構(gòu)建允許客戶在流量壓力下的真實情況下評估 IP 的平臺，同時反復執(zhí)行邊界條件以確保 IP 將按預期運行。我們擁有執(zhí)行這些真實世界測試的系統(tǒng)實驗室，并且我們向客戶提供我們的評估平臺?！?/p>

還必須考慮測試臺集成?！巴ǔ?，IP 塊帶有自己的獨立驗證環(huán)境，需要將其集成到 SoC 環(huán)境中，”Mobiveil 首席執(zhí)行官 Ravi Thummarukudy 說?！安煌?IP 供應商可能會使用不同的驗證 IP，盡管通常使用 UVM 進行 IP 級驗證，使用 Python 或 C++ 進行 SoC 級驗證。將 IP 級 UVM 環(huán)境的子集移植到 C 級非常乏味?！?/p>

對于高度可配置的 IP，必須自動生成所有必要的測試平臺?！拔覀兊姆椒▽е律膳c您配置的 NoC 相對應的測試平臺，”Boillet 說?！拔覀兊纳善鞯妮敵霾粌H僅是 RTL。它是建模、它是驗證環(huán)境、它是文檔、它是軟件——我們可以提供的一切，我們可以從 NoC 的配置中獲得?！?/p>

但是如果IP在交付后被修改了會怎樣呢？“在 RISC-V 中，幾乎每個客戶都想定制或擴展它，” Imperas Software的創(chuàng)始人兼首席執(zhí)行官 Simon Davidmann 說?！叭绻銖?Andes、Codasip 或 SiFive 獲得 IP 許可，然后更改它，你真的必須重新驗證它。這就產(chǎn)生了一個新問題，意味著他們需要隨附一個非常復雜的驗證環(huán)境。你如何驗證你修改的東西？可擴展性的本質(zhì)改變了商業(yè)模式。驗證環(huán)境必須是 IP 交付的基本組成部分?！?/p>

結(jié)論

IP 世界的成功不僅僅是擁有最好的設(shè)計。它是關(guān)于擁有易于集成和測試的最佳設(shè)計。這需要越來越多的工具和模型，并且越來越需要 IP 開發(fā)商成為一家芯片公司，即使他們從不直接在市場上銷售他們的硬化 IP。

隨著 IP 塊變得更大、更復雜，某種程度的不透明性是不可避免的。但要做到這一點，供應商和集成商之間需要提高信任度。這將使新的知識產(chǎn)權(quán)公司更難建立自己的地位。