如何理解虛無縹緲的ESD
先不說這個(gè)電路準(zhǔn)不準(zhǔn)確,也太復(fù)雜了,如果我們分析的時(shí)候,把這個(gè)電路模型代入到我們的電路,那分析起來也太困難了,那有沒有簡單的方式呢?3、簡單的模型 好,我要繼續(xù)扯淡了,我是這么看的:腦子里面把這個(gè)ESD發(fā)生器看作是一個(gè)信號發(fā)生器,其電壓波形和電流波形長一樣,內(nèi)阻是330Ω。這里有個(gè)問題沒有解釋,標(biāo)準(zhǔn)里面,說的是電流波形長成上面這樣,而不是電壓,為什么我現(xiàn)在這里直接把它當(dāng)電壓? 這里就要看這個(gè)ESD放電的典型電流波形是什么條件下測出來的?我估摸應(yīng)該是短路的時(shí)候,但我沒有證據(jù)。不過我們就以我們正常的電路為例子,如果我們對一個(gè)ESD管放電,輸出電壓會(huì)被鉗位到一個(gè)比較低的電壓,比如5V,相對于ESD電壓動(dòng)輒幾千V來說,這個(gè)5V時(shí)可以忽略的,也就是說輸出端相當(dāng)于是短路的。 我們把輸出端短路,知道其電流波形,因?yàn)槭谴?lián)的關(guān)系,這個(gè)電流也是流過內(nèi)阻330Ω的電流波形,電阻的兩端的電流乘以電阻就等于電阻兩端的電壓,因?yàn)殡娮枋浅?shù),所以電阻兩端的電壓波形也就跟電流波形形狀一樣。 另一方面,輸出短路之后,Vesd直接加到了電阻兩端,也就是說,Vesd的電壓波形和電阻兩端電壓一樣,所以Vesd的波形就和原來的電流波形形狀一樣。 以上描述有點(diǎn)繞,看下圖應(yīng)該很容易明白。現(xiàn)在我們有了模型,不過我們也不太好分析,因?yàn)檫@個(gè)波形太不規(guī)則了,那怎么辦呢? 下面就要用到信號的頻譜了,那這是什么原理呢?其實(shí)以前專門寫過一篇文章,不明白的可以去瞅瞅,就是這兩個(gè):《信號在腦子里面應(yīng)該是什么樣的(一)》;《信號在腦子里面應(yīng)該是什么樣的(二)》4、ESD信號的頻譜 一般認(rèn)為,ESD的頻譜是寬帶的(指的是各種頻率分量都有),頻率范圍大概是幾十Mhz到500Mhz,總之,其算是高頻信號。 從標(biāo)準(zhǔn)文件中知道,ESD波形具有0.7~1ns的上升沿,通過上升沿跟最大帶寬的計(jì)算公式0.35/tr,可得最大帶寬約為:0.35/0.7ns=0.5Ghz=500MHz。 現(xiàn)在我們有了模型,以及信號的頻譜,下面我們拿著這兩個(gè)東西去分析我們的具體的電路。 5、直接用這個(gè)模型回答開篇的第2個(gè)問題:為什么串電阻和并聯(lián)電容能夠改善ESD? 如上圖,我們有一個(gè)電路,MCU的GPIO管腳接到了外部插座上,一般來說,這種插座就是靜電的薄弱點(diǎn),我們現(xiàn)在串聯(lián)了Rs和Cp,那么這個(gè)Rs和Cp是否對靜電有影響呢? 我們按照前面說的,把靜電發(fā)生器的等效電路接進(jìn)來分析,假設(shè)MCU的輸入阻抗為Rmcu_Ri,最終電路等效如下圖:Rs,Cp對靜電是否有作用,我們只需要看GPIO這個(gè)管腳的電壓Vgpio就好,電壓越低,說明效果越好。 有了上面的模型,其實(shí)我們就可以很輕松得到Vgpio的電壓,可以列出下面的公式:
公式有了,但是,這里需要再次強(qiáng)調(diào)下,Vesd是不規(guī)則的波形,我們要將其進(jìn)行傅里葉分解為正弦波,也就是得到其頻譜,因?yàn)橹挥羞@樣電容的阻抗才有意義,才能用公式Zcp=1/(j*2π*f*Cp)得到電容的阻抗,我們上述的公式計(jì)算才能得到結(jié)果。前面知道,Vesd帶寬頻譜為幾十Mhz到500Mhz。a、我們先來看濾波電容Cp的值對靜電防護(hù)的影響 從上面公式可以看出,Cp阻抗越小時(shí),其容抗就越大,Vgpio的值越大,也就是說靜電效果越惡劣。與此同時(shí),頻率越低,電容阻抗越大。因此,惡劣的情況為信號是頻率低的時(shí)候,而Vesd的帶寬是幾十Mhz到500Mhz,我們分析惡劣的情況,那么取最低頻率幾十Mhz。 問題來了,這個(gè)幾十Mhz是多少呢?我沒有找到官方的說法,其實(shí)也不重要,我們反正是定性分析,取個(gè)50Mhz吧。 固定了頻率,我們也將Rs固定下來吧,也取最惡劣的情況,Rs=0; 有了上面的條件:f=50Mhz,Rs=0。我們看不同容值Cp情況下 Vgpio的值:可以看到,電容越大,對靜電越友好。 一般來說,加個(gè)nF級別的就對靜電有好的抑制作用。再往上收益可能也不明顯,因?yàn)樯厦娴挠?jì)算是基于理想公式的,我們知道實(shí)際上電容是非理想的,高于一定頻率后呈感性,阻抗不降反增,這些我在講電容的時(shí)候也是有提到的,想詳細(xì)了解可以去翻翻我筆記里面陶瓷電容相關(guān)的文章,現(xiàn)在兄弟們簡單看下下面這個(gè)圖就明白了。另外一方面,這個(gè)濾波電容在電路中可能會(huì)影響我們有用信號的傳輸,因此具體能加多大的電容肯定是要結(jié)合具體電路綜合考慮的。 簡單仿真驗(yàn)證下,確認(rèn)下計(jì)算是否正確,仿真Cp=1nf的情況如下圖(Vesd=10kV@50Mhz,Rs=0,Cp=1nF時(shí)):可以看到,Vesd=10kV時(shí),Vgpio=100V,滿足公式Vgpio=0.01*Vesd,驗(yàn)證了上面公式的準(zhǔn)確性。 雖然我們通過電壓的高低能夠得出ESD的能力,不過呢,還有個(gè)問題,如果芯片管腳那里的電壓真的是100V的話,那不用說,芯片早就掛了??紤]實(shí)際情況,芯片內(nèi)部一般也會(huì)有ESD防護(hù),以最常見的MCU芯片stm32f103為例子,其ESD能力為2000V,如下圖所示。這個(gè)芯片供電電壓為3.3V,我們就假設(shè)其內(nèi)部是接了一個(gè)3.3V的ESD管來做到的2000V的芯片能力的。根據(jù)這個(gè),我們修改下模型如下圖,放入一個(gè)3.3V的ESD管。放了ESD管之后了,可以想象,Vgpio會(huì)被這個(gè)ESD鉗位到一個(gè)比較低的電壓,肯定沒法通過Vgpio電壓值來判斷ESD能力,那現(xiàn)在如何衡量ESD性能呢? 也容易想到,可以通過ESD管吸收的能量,或者說是功率來判斷,如果說ESD管承受的功率越大,那么其承受的壓力也就越大,也就是說ESD性能差。 放了ESD管之后,就不好計(jì)算了,我們直接仿真看結(jié)果吧(注:下圖中R 1是用于軟件測試電流用的,1mΩ不影響結(jié)果;ESD管使用的是型號安森美的3.3V ESD器件esd9b33st5g,模型可以在其官網(wǎng)下載,LTspice如何導(dǎo)入第三方模型可以看我的筆記文檔的第9.1.4章節(jié),這里不再描述詳細(xì)過程)。從功率上看,1nF時(shí)ESD管承受的瞬間功率是1kW左右,10nF時(shí)是200W左右,100nF時(shí)就太小了,說明電容越大,ESD管壓力越小,芯片更不容易壞,也就是防護(hù)能力越好。 b、串聯(lián)電阻Rs的影響 說完了電容,下面來看下串聯(lián)電阻Rs的影響。用下面的模型,可以看出,如果假設(shè)MCU的管腳輸出阻抗為無窮大,那么電路都是開路的,Vgpio=Vesd,不管有沒有串聯(lián)電阻Rs。那Rs是不是沒有用呢?當(dāng)然不是,因?yàn)槿绻覀兞頡mcu_ri=∞時(shí),整個(gè)模型是開路的,根本就不會(huì)發(fā)生放電的事件,而事實(shí)上我們?nèi)ゴ蜢o電,肯定會(huì)有放電發(fā)生,也就是會(huì)有回路。 所以我們要結(jié)合更真實(shí)的情況,在MCU那里放個(gè)ESD管,看這個(gè)管子承受的功率大小就行。我們還是仿真下看結(jié)果
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