超越 SoC 的設(shè)計(jì)創(chuàng)新

　　智能層

　　如果對(duì) FPGA 平臺(tái)采用傳統(tǒng)的 SoC 設(shè)計(jì)方案，就會(huì)面臨 ASIC 方法的大多數(shù)局限性，但是 FPGA 自身的巨大靈活性則能帶來(lái)更多可能。特別是如果 FPGA 開(kāi)發(fā)進(jìn)程與軟硬件開(kāi)發(fā)進(jìn)程密切相關(guān)、共享相同的設(shè)計(jì)環(huán)境和設(shè)計(jì)數(shù)據(jù)池的話(huà)，就更能發(fā)揮靈活性?xún)?yōu)勢(shì)。

　　例如，如果 FPGA 的架構(gòu)能夠采用高靈活性接口層，有效地將設(shè)計(jì)的“軟”元素與主機(jī)硬件相隔離，那么就能充分發(fā)揮各種可能性，可以盡可能地降低應(yīng)用軟件和可編程硬件設(shè)計(jì)變動(dòng)對(duì)周?chē)布到y(tǒng)所造成的影響。

　　這是發(fā)揮最新高容量 FPGA 器件功能的進(jìn)一步合理舉措，可讓可編程元素進(jìn)一步成為設(shè)計(jì)方案的核心，而不僅是傳統(tǒng) SoC 系統(tǒng)的簡(jiǎn)單載體。可編程元素實(shí)際上可以發(fā)揮更大的作用。

　　此外，F(xiàn)PGA 利用這種方案還能發(fā)揮外設(shè)、I/O 協(xié)處理器以及接口連接的作用。除了構(gòu)成傳統(tǒng) SoC 系統(tǒng)的高級(jí)功能元素之外，F(xiàn)PGA 還可作為設(shè)計(jì)方案中軟硬元素之間的連接機(jī)制。處理器、存儲(chǔ)器或 DSP 可作為軟內(nèi)核或物理硬件實(shí)施，甚至也可同時(shí)兼顧二者實(shí)施，同時(shí) FPGA 提供的可再編程層能夠?qū)⑵渎?lián)系在一起。

　　這些更為豐富的 FPGA 元素通常可作為處理器以及存儲(chǔ)器和外設(shè)等硬件之間的接口，可將不同功能器件之間的接口實(shí)現(xiàn)“標(biāo)準(zhǔn)化”，這樣設(shè)計(jì)人員就不必?zé)┬目紤] I/O 配置和總線(xiàn)系統(tǒng)等低級(jí)而復(fù)雜的硬件問(wèn)題了。事實(shí)上，這些層可提取外設(shè)或處理器接口，從而能夠在不影響周?chē)布那闆r下簡(jiǎn)化對(duì)功能器件的更改。

　　在實(shí)踐中，基于 Wishbone 總線(xiàn)架構(gòu)之上的 FPGA 內(nèi)核可同時(shí)支持處理器和外設(shè)。內(nèi)核能夠高效地將器件“打包”，從而提取處理器接口，使其在架構(gòu)上相當(dāng)于其他處理器，而且能確保在不影響與其相連的外設(shè)的情況下對(duì)處理器方便地進(jìn)行修改。除了基于 FPGA 的“軟”器件之外，還可將上述理念進(jìn)一步擴(kuò)展適用于混合型硬核處理器、外部處理器以及片外分立式外設(shè)以及存儲(chǔ)器器件等。

　　高級(jí)設(shè)計(jì)

　　在不必考慮大多數(shù)低級(jí)硬件架構(gòu)問(wèn)題的情況下，我們可以有機(jī)會(huì)采用高級(jí) FPGA 設(shè)計(jì)捕獲系統(tǒng)，使設(shè)計(jì)人員只需簡(jiǎn)單地將邏輯功能模塊連接在一起。符合 Wishbone 標(biāo)準(zhǔn)的元件(從庫(kù)中拉出)可在原理圖上連在一起，甚至也可在更高級(jí)的設(shè)計(jì)抽象上組合，通過(guò)簡(jiǎn)單的示意圖(反映功能或器件)組成類(lèi)似于流程圖的配置。

　　請(qǐng)注意，這種高級(jí)設(shè)計(jì)方案各加能夠充分發(fā)揮 FPGA 的可再編程功能。任何添加層和接口都可自動(dòng)與功能設(shè)計(jì)本身一起包含在 FPGA 結(jié)構(gòu)中。與固定芯片 SoC 產(chǎn)品設(shè)計(jì)所使用的傳統(tǒng)過(guò)程不同的是， FPGA 的硬件設(shè)計(jì)可以動(dòng)態(tài)開(kāi)發(fā)，而不會(huì)對(duì)設(shè)計(jì)方案的其他組成部分構(gòu)成嚴(yán)重影響。