Cadence推出28納米可靠數(shù)字端到端流程

　　全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ: CDNS) ，宣布推出28納米的可靠數(shù)字端到端流程，推動千兆門/千兆赫系統(tǒng)級芯片(SoC)設計，在性能與上市時間方面都有著明顯的優(yōu)勢。在Cadence的硅實現(xiàn)方法的驅動下，在統(tǒng)一化設計、實現(xiàn)與驗證流程中，通過技術集成和對核心架構與算法大幅改進，基于Encounter的全新流程提供了更快、更具決定性的途徑實現(xiàn)千兆門/千兆赫硅片。通過與Cadence的模擬/混合信號與硅/封裝協(xié)同設計領域的無縫綜合，新的數(shù)字28納米流程讓設計師能夠全局考慮整個芯片流程，在高性能、低功耗、混合信號甚至面向移動與多媒體SoC的3D-IC設計關鍵成功因素方面實現(xiàn)重大突破。

　　即將上市的這種新流程支持Cadence的硅實現(xiàn)方法，專注于獨一無二且普遍深入的設計意圖、提取與從RTL到GDSII，然后到封裝。硅實現(xiàn)是EDA360構想的一個關鍵組成部分。

　　“28納米工藝技術對設計人員來說既是重大的機遇也是嚴峻的挑戰(zhàn)，在功率、性能以及尺寸方面都具有優(yōu)勢，但是也面臨工藝變化和新制造效應的挑戰(zhàn)，”創(chuàng)意電子公司設計與開發(fā)部門主管Albert Li說，“我們采用了Cadence的數(shù)字端對端流程用于我們首個28納米設計，因為Cadence公司的提供的千兆門級/千兆赫設計能力和先進工藝節(jié)點技術正是我們公司為客戶提供服務所需要的。使用Cadence的數(shù)字端對端流程，我們公司不僅能夠處理28納米設計的復雜布局布線、多變性以及制造要求，還能夠在合理的設計周期時間內應對100+百萬門級的設計。最終可以提高我們公司的生產(chǎn)力并能幫助我們更好地預測服務的交付進度。”

　　這種新流程使高級工藝節(jié)點不用再為復雜性而妥協(xié)，可以優(yōu)化28納米的復雜設計，為高級SoC開發(fā)提供一個途徑，使其能實現(xiàn)在更小工藝尺寸下的成本優(yōu)勢。流程功能的關鍵是統(tǒng)一基于意圖、提取和聚合的數(shù)字設計、實現(xiàn)與驗證。

　　提升統(tǒng)一意圖的功能包括：

　　• 完整、可靠的28納米設計規(guī)則意圖(電學、物理、DFM)和早期的提前權衡分析，通過智能導孔與引腳密度優(yōu)化，提供運行時間方面的兩倍提升。

　　• 早期時鐘拓撲意圖捕捉和規(guī)劃使用物理信息智能優(yōu)化時鐘門控，并在設計的合成過程中平衡時鐘樹。

　　提高提取的功能包括：

　　• 突破性的數(shù)據(jù)提取技術能夠讓整個邏輯模塊被簡單而精確地建模，并在邏輯與物理方面進行優(yōu)化，提高千兆門級的可升級性與設計效率。

　　• 支持分層低功耗和基于OpenAccess混合信號的快速/細節(jié)提取，以保證IP和高級SoC快速集成。

　　更快的設計收斂通過如下功能實現(xiàn)：

　　• 注重物理考量的pre-mask ECO使困難的功能性ECO操作自動化，使設計收斂速度大大加快，并顯著地縮短了設計周期。

　　• 突破性的設計內高級分析架構，提供超快、一步式信號完整性與設計流程中的時序分析收斂，實現(xiàn)高效設計收斂。