無采樣保持運放的12位流水線A/D轉換器

　　延遲鎖相環(huán)時鐘方案

　　由于流水線ADC的各級級電路工作在交替變化的兩相不交疊時鐘下，為了保證每級都能擁有平均的時間來工作，提供50%占空比的輸入時鐘非常重要。此外，從數(shù)據(jù)轉換器的角度來看，隨機的時鐘抖動會在模數(shù)轉換器何時對輸入信號進行采樣方面產(chǎn)生不確定性。因此要保證高速、高精度A/D轉換器的性能，必須首先保證采樣編碼時鐘具有合適的占空比和很小的抖動 。本文提出一種用于高速流水線ADC的時鐘方案，該方案以延遲鎖相環(huán)(DLL)電路為核心，由時鐘輸入電路,50%占空比穩(wěn)定電路和無交疊時鐘電路構成。對高頻輸入信號的采樣時鐘進行了特殊處理，能夠有效減小時鐘抖動。占空比穩(wěn)定調節(jié)電路能夠保證運放建立相脈寬從而使得運算能夠建立完全。

　　如圖4所示，低壓差分時鐘輸入信號CLKIP及CLKIN經(jīng)過低噪聲LVDS整形電路后轉變?yōu)椴罘謹?shù)字脈寬信號CLKP和CLKN。CLKP及CLKN經(jīng)過8級延遲線單元的延遲后生成時鐘CLKP1及CLKN1。CLKP1、CLKN1作為兩相不交疊時鐘dummy模塊的輸入，產(chǎn)生與第一級級電路同步的不交疊時鐘信號作為延遲鎖相環(huán)的反饋信號。一般來說，一個邏輯門將會產(chǎn)生幾個皮秒甚至十幾皮秒的定時抖動，因此為了減小時鐘抖動，輸入信號采樣時鐘應經(jīng)過了盡可能少的邏輯門，圖中CLKP經(jīng)過少量邏輯門電路后直接得到第一級級電路MDAC底板采樣時鐘信號P1D和子ADC比較器鎖存時鐘信號NP1D2。鑒相器檢測CLKP和P1D_S1的下降沿后生成的電荷泵充放電信號經(jīng)過低通濾波后得到延遲單元延遲控制信號Vctr1。同時P1DD_S1和P2DD_S1信號經(jīng)過單位脈寬檢測電路后得到延遲線單元脈寬調節(jié)信號Vctr2。此外，采樣網(wǎng)絡時鐘匹配通過由SPI接口輸入的信號bi(i=1,?,5)控制NMOS陣列的開啟數(shù)調節(jié)子ADC鎖存器時鐘下降沿來實現(xiàn)。其它各級級電路工作時鐘信號由延遲鎖相環(huán)延遲線輸出CLKP1、CLKN1經(jīng)過內部各自的兩相不交疊時鐘電路后生成，減少了全局時鐘線數(shù)目，有利于版圖設計。

　　電路設計

　　增益自舉兩級密勒補償OTA

　　在200MHz 的采樣速度下,要達到12 位精度,要求第一級運放增益大于100dB，12dB閉環(huán)增益帶寬大于1GHz，輸出擺幅大于0.6V。在低電源電壓下，為了達到高的開環(huán)增益和大的輸出擺幅,設計了如圖5所示的密勒補償兩級OTA。其中，第一級為了實現(xiàn)高增益，采用了對稱式cascode增益自舉結構;第二級要達到大的輸出擺幅，選擇了簡單的單管輸出級電路。密勒補償將電容反饋端接至cascode管的源極，可以將零點推至足夠高頻處而避免了對運放建立的影響，同時避免了去零點電阻的使用。共模反饋通過簡單的開關電容共模反饋來實現(xiàn)。

　　開關

　　對于中頻采樣ADC，開關特性的好壞嚴重影響了整體轉換性能，其非理想特性主要有有限導通電阻、導通電阻的非線性、時鐘饋通效應、電荷注入及寄生電容耦合等。導通電阻阻值過大，使得采樣RC帶寬過小，嚴重限制了輸入信號帶寬和頻率。隨輸入信號變化的電阻阻值及寄生電容都將惡化轉換器的AC特性，降低線性度。為了盡量減小以上非理想效應，采用了圖6所示的自舉開關結構。首先將導通管M1a的襯底接至n2節(jié)點，可以去除襯偏效應的影響;其次添加與M1a同樣尺寸的M1b虛擬管，可以消除高頻輸入信號通過漏源電容對采樣電容輸入端的耦合效應。