三模冗余乘法器的設(shè)計與實現(xiàn)

　　前言

　　現(xiàn)場可編程門陣列(Field Programmable Gate Array，FPGA)可通過用戶軟件編程來配置生成硬件電路，極大提高了電子系統(tǒng)設(shè)計中的靈活性和通用性，因而被廣泛應(yīng)用于航天、通信、醫(yī)療和工控等重要領(lǐng)域。但在空間環(huán)境中，基于SRAM的FPGA容易受SEU(Single Event Upset)和SETs(Single Event Transients)的影響，從而導(dǎo)致系統(tǒng)故障。DMR(Dual Modular Redundancy)和TMR(Triple Modular Redundancy)是系統(tǒng)冗余設(shè)計的有效手段，本文設(shè)計了一個基于FPGA的三模冗余乘法器。

　　系統(tǒng)總體方案

　　本系統(tǒng)采用Xilinx公司的Spartan-6 XC6SLX45 FPGA作為系統(tǒng)開發(fā)平臺，在含有Windows XP操作系統(tǒng)和集成開發(fā)環(huán)境Xilinx ISE 13.2的PC作為系統(tǒng)的開發(fā)環(huán)境，開發(fā)了一種基于三模冗余的乘法器運算核心冗余系統(tǒng)，系統(tǒng)的結(jié)構(gòu)如圖1。

　　強大的系統(tǒng)開發(fā)環(huán)境：系統(tǒng)開發(fā)環(huán)境為含有Windows XP操作系統(tǒng)和集成開發(fā)環(huán)境Xilinx ISE 13.2的PC機作為系統(tǒng)開發(fā)環(huán)境。Xilinx ISE系統(tǒng)功能有：1.提供了Verilog語法顏色顯示功能，程序很容易查錯;2.自行生成程序框架，可以加快系統(tǒng)開發(fā)速度縮短系統(tǒng)開發(fā)周期;3.多軟件協(xié)同綜合和仿真，ISE內(nèi)部可以使用集成的仿真功能組件ISIM和網(wǎng)表綜合功能組件XST，也可以指定其它公司的仿真和綜合工具作為ISE環(huán)境的默認開發(fā)工具;4.底層布局布線編輯和時序、面積和I/O約束，系統(tǒng)可對生成的布局布線后網(wǎng)表進行自行修改其布局布線情況，以進一步來增強系統(tǒng)性能，通過對系統(tǒng)各種關(guān)鍵路徑進行時序約束可以增加系統(tǒng)運行頻率，對模塊進行面積約束可以減少系統(tǒng)FPGA資源消耗。