和弦芯片C520的結(jié)構(gòu)與典型應(yīng)用

1 和弦鈴聲概述　　

和弦原來是樂理上的一個概念，指的是按照三度關(guān)系疊置起來的三個或三個以上的音的結(jié)合；而在音頻器材的工業(yè)設(shè)計領(lǐng)域中，和弦指的是多個音源同時發(fā)音，也叫復(fù)音、多音(polyphony)。和弦鈴聲在手機(jī)中得到了廣泛的應(yīng)用，它的音色飽滿圓潤，立體感強(qiáng)，已經(jīng)全面取代了以往的單音鈴聲。目前和弦鈴聲文件格式有多種，如MIDI、MMF、AMR、MP3、IMY等，其中MIDI是目前支持度最高的鈴音文件格式，它的文件占用空間小，表現(xiàn)力強(qiáng)，幾乎已經(jīng)成為目前和弦鈴聲手機(jī)的標(biāo)準(zhǔn)配置。

手機(jī)中的MIDI和弦音樂是通過內(nèi)置高集成度的和弦芯片播放MIDI音樂文件來實現(xiàn)的。和弦芯片使用的聲音合成和音色調(diào)用方式?jīng)Q定了鈴聲的播放效果。早期的FM（Frequency Modulation）合成法將多個頻率的單音組成復(fù)合音來模擬各種樂器的聲音，產(chǎn)生的聲音音色少、音質(zhì)差。另一種是波形表(wavetable)合成法。這種方法是先把各種真正樂器的音樂錄制下來再進(jìn)行合成處理，音色好，音域廣。根據(jù)波表產(chǎn)生方式的不同分為軟件和弦和硬件和弦兩種。軟件和弦比硬件和弦節(jié)省系統(tǒng)開銷，更容易集成到移動設(shè)備上。

目前手機(jī)市場有多種和弦控制芯片，使用較多的有日本的Yamaha，我國臺灣的華邦和旺宏、大陸的中星微和智多微。各個公司的和弦芯片都有自己的特點，其中智多微的C520能夠支持民族樂器播放，所以選用C520作和弦音樂控制。

2 C520和弦芯片

C520是上海智多微電子有限公司的一款和弦芯片，專門用于為手機(jī)提供清脆逼真的音樂鈴聲和豐富游戲音效。該芯片集成了64和弦、16音色波表和21首中國民樂，具有3D立體聲環(huán)繞增效的MIDI合成器、MIDI GM預(yù)置ROM、16位高性能音頻數(shù)模轉(zhuǎn)換器和2/4位ADPCM解碼器等功能。

2.1 芯片特點

相對于市場上的其他手機(jī)和弦芯片，C520具有以下幾個特點：

① 能夠通過片上的音樂合成器對輸入MIDI信號合成，或者通過ADPCM解調(diào)器對輸入的ADPCM信號解調(diào)，然后通過內(nèi)置的DAC輸出波形。

② 集成了高質(zhì)量的MIDI GM音色庫，容量高達(dá)3 Mb；提供GM音色庫之外的民族樂器音色庫，支持二胡、古箏、琵琶等20多種民族樂器；支持多音色和復(fù)音——最多同時支持16個音色和64復(fù)音。

③ 具有多個功能端口，可支持手機(jī)振動驅(qū)動及LCD背光驅(qū)動，可用于播放音樂同步的PWM來控制七彩燈。

④ 與主控端的接口可以是并行接口或者串行接口；允許芯片工作于DAC輸入模式，接受兼容通用串行DAC數(shù)據(jù)格式的輸入數(shù)據(jù)；片內(nèi)集成不同輸入數(shù)據(jù)的FIFO；待機(jī)模式下典型工作電流小于50 μA。

2.2 功能單元

整個芯片由IOU（I/O接口單元）、 SG（音樂合成器）、ADEC（ADPCM解調(diào)器）、TG（時鐘模塊）和ANALOG（邏輯）模塊組成。

IOU完成與外部CPU的接口，控制內(nèi)部的FIFO以及芯片其他功能接口;形成音樂的MIDI數(shù)據(jù)以及外部CPU對芯片的控制命令也是通過IOU中的寄存器送出。SG模塊從IOU的FIFO中取的MIDI數(shù)據(jù)，采用波表合成的方式合成音樂。ADEC接收經(jīng)過壓縮的PCM數(shù)據(jù)，根據(jù)相應(yīng)的控制信號進(jìn)行解碼，將解碼后的16位PCM碼輸出至SG的DSP單元。TG對輸入時鐘倍頻以及產(chǎn)生內(nèi)部時鐘。ANALOG包括一個DAC和對DAC的輸出信號進(jìn)行低通濾波以及功率放大的AMP。C520芯片內(nèi)部結(jié)構(gòu)如圖1所示。

圖1 C520內(nèi)部結(jié)構(gòu)框圖

3 應(yīng)用

3.1 典型電路

控制CPU選用三星公司的32位RISC芯片S3C4510B。該芯片是專為嵌入式以太網(wǎng)應(yīng)用開發(fā)的，內(nèi)核為ARM7TDMI，支持高代碼密度的THUMB指令集，適用于對價格及功耗敏感的應(yīng)用場合。 　

C520與S3C4510B可以是并行接口或者串行接口，但是并行接口比串行接口數(shù)據(jù)傳輸速度快，因此在本設(shè)計中采用并行接口。芯片應(yīng)用電路如圖2所示。

圖2典型應(yīng)用電路

在這個電路中，C520的CS_N用S3C4510B的I/O P0進(jìn)行控制。其實如果在片選信號線夠用的情況下，可選擇S3C4510B中ROM/SRAM/Flash片選信號 Nrcs[5∶0]中的任何一根信號線，這樣可以節(jié)省1根GPIO；同理，如果不想再控制C520復(fù)位，可以將其復(fù)位信號與S3C4510B的復(fù)位線nRESET相連，這樣S3C4510B與C520將在上電時同時復(fù)位；C520 PD腳是低功耗狀態(tài)控制引腳，“1”為正常工作狀態(tài)，“0”為進(jìn)入低功耗狀態(tài)；C520 IRQ腳為中斷輸出腳，其可連接S3C4510B的外部中斷請求信號腳XINTREQ[0]。

3.2 芯片初始化

C520的初始化工作非常簡單，包括：

① 根據(jù)外部時鐘設(shè)置PLL分頻比。PLL分頻比由寄存器CLOCK(read:10h/write:11h)和寄存器Master Clock(read:18h/write:19h)共同決定。內(nèi)部時鐘頻率fsys=fclock