SYNPLICITY攜手ACTEL擴(kuò)大OEM協(xié)議范圍
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這項(xiàng)擴(kuò)充的 OEM 協(xié)議充分發(fā)揮了兩家公司的優(yōu)勢(shì),提升了 FPGA
設(shè)計(jì)人員的體驗(yàn)。Synplicity 是 FPGA 綜合工具市場(chǎng)和技術(shù)領(lǐng)域的領(lǐng)導(dǎo)者,市場(chǎng)占有率達(dá) 67%*。Actel 則致力于提供創(chuàng)新的單芯片 FPGA 解決方案, 并一直與各大軟件工具供應(yīng)商戰(zhàn)略性地合作,為客戶帶來最佳的設(shè)計(jì)環(huán)境。Actel 和 Synplicity 已通過緊密的協(xié)作,將 Synplicity 的開發(fā)工具集成在 Actel 的 Libero IDE 中。Actel 是唯一一家提供業(yè)界領(lǐng)先的 Synplify Pro 軟件的 FPGA 廠家,使 Libero Platinum (白金) 軟件用戶獲得更好的結(jié)果質(zhì)量 (QoR) 和先進(jìn)的設(shè)計(jì)實(shí)現(xiàn)功能。
該協(xié)議同時(shí)增強(qiáng)了 Actel 的硬件調(diào)試能力,在 Libero IDE 的 Gold (金) 和 Platinum (白金) 版本中加入 Identify RTL 調(diào)試工具。Identify 是以調(diào)試為核心的驗(yàn)證工具,使設(shè)計(jì)人員能以類仿真的形式探察上電運(yùn)行中的 FPGA,從而以最快的速度發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤。Identify RTL調(diào)試工具是首個(gè)讓 FPGA 設(shè)計(jì)人員在RTL 源代碼中直接進(jìn)行功能開發(fā)和調(diào)試的軟件工具。
對(duì)于 DSP 系統(tǒng)的設(shè)計(jì)人員而言,將 Synplicity 的 Synplify DSP 軟件集成在Libero IDE 中,可實(shí)現(xiàn)從 Mathworks 的 Simulink 設(shè)計(jì)環(huán)境到 RTL 設(shè)計(jì)的完美流程。Synplify DSP 獨(dú)一無二地采用專有的系統(tǒng)級(jí)綜合算法,自動(dòng)生成高度優(yōu)化的 RTL 代碼,可用于邏輯綜合,并無需使用需要預(yù)先進(jìn)行手工編碼且容易出錯(cuò)和耗費(fèi)時(shí)間的方法,這些方法需要在 DSP 算法工程人員和 RTL 硬件設(shè)計(jì)人員之間進(jìn)行無數(shù)次的迭代。
評(píng)論