Vivado震撼來襲 FPGA進(jìn)入全面可編程時(shí)代

　　4年數(shù)百名研發(fā)工程師的夜以繼日，1年100多家客戶和聯(lián)盟計(jì)劃成員的親身測試，4月25日，在外界毫無征兆的情況下，賽靈思(Xilinx)公司宣布推出全新的Vivado設(shè)計(jì)套件。Xilinx全球高級副總裁湯立人表示，Vivado不是已有15年歷史的ISE設(shè)計(jì)套件的再升級(ISE采用的是當(dāng)時(shí)極富創(chuàng)新性的基于時(shí)序的布局布線引擎)，而是利用多維可拓展的數(shù)據(jù)模型建立設(shè)計(jì)實(shí)現(xiàn)流程，面向未來10年的all Programmable器件開發(fā)，在高集成度設(shè)計(jì)時(shí)代加速設(shè)計(jì)生產(chǎn)力。

　　我們正在進(jìn)入一個全面的系統(tǒng)級器件時(shí)代，如Xilinx7系列提供的可拓展式處理平臺(EPP)、堆疊硅片互聯(lián)(SSI)技術(shù)，設(shè)計(jì)者不僅需要為設(shè)計(jì)編程定制邏輯，還需要為基于ARM、Xilinx處理器的子系統(tǒng)以及I/O等進(jìn)行編程等。

　　賽靈思全球高級副總裁湯立人--Vivado要解決的就是加速生產(chǎn)力的問題：加速IP集成，加速實(shí)現(xiàn)，生產(chǎn)力加倍，這就是Vivado發(fā)布的意義!

　　隨著設(shè)計(jì)的日趨復(fù)雜化和芯片工藝的進(jìn)步，互聯(lián)和設(shè)計(jì)擁塞成為了大規(guī)模數(shù)據(jù)運(yùn)算中延遲的主因。ISE開發(fā)套件定義在15年前，那時(shí)，開發(fā)者面對的設(shè)計(jì)規(guī)模一般較小，邏輯單元是造成延遲的主要原因，單維的基于時(shí)序布局布線引擎的ISE就能滿足用戶需求。湯立人介紹說，通過模擬算法隨機(jī)確定工具應(yīng)在什么地方布置邏輯單，用戶先輸入時(shí)序，算法“盡量”與時(shí)序要求吻合。

　　“去年我們還發(fā)布了ISE 14，雖然通過補(bǔ)丁升級，ISE還能勉強(qiáng)滿足開發(fā)需求，但從長遠(yuǎn)角度來看，由于技術(shù)本身的不完善，始終存在弊端”。

　　“5年前，我們就開始著手改寫開發(fā)套件。Vivado設(shè)計(jì)之初，既以系統(tǒng)為中心，采用多維分析布局引擎，從全局進(jìn)行優(yōu)化，同時(shí)實(shí)現(xiàn)最佳時(shí)序、擁塞和走線長度三維定義”，湯立人介紹。這樣，工具不僅能夠迅速、決定性地完成上千萬門的布局布線，同時(shí)還能保持始終如一的高結(jié)果質(zhì)量。由于它能夠同時(shí)處理三大要素，也意味著可以減少重復(fù)運(yùn)行流程的次數(shù)。據(jù)介紹，將各類可編程技術(shù)結(jié)合在一起， Vivado開發(fā)套件可擴(kuò)展實(shí)現(xiàn)多達(dá) 1 億個等效 ASIC 門的設(shè)計(jì)。

　　在回答記者Vivado與Xilinx ISE開發(fā)套件關(guān)系時(shí)，湯立人表示，在7系列以及更早的產(chǎn)品版本中，Xilinx還將堅(jiān)持不懈的提供ISE技術(shù)支持，而在7系列之后推出的產(chǎn)品則只支持Vivado軟件設(shè)計(jì)。7系列產(chǎn)品本身兼容Vivado開發(fā)環(huán)境，2012年仍在質(zhì)保期內(nèi)的ISE客戶可免費(fèi)獲得Vivado 版本。

　　Vivado產(chǎn)品介紹：

　　Vivado設(shè)計(jì)套件包括高度集成的設(shè)計(jì)環(huán)境和新一代系統(tǒng)到 IC 級別的工具，這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。同時(shí)支持廣泛的業(yè)內(nèi)標(biāo)準(zhǔn)，如AMBA AXI4 互聯(lián)規(guī)范、IP-XACT IP 封裝元數(shù)據(jù)、工具命令語言 (Tcl)、Synopsys 系統(tǒng)約束 (SDC) 等。

　　Vivado將生產(chǎn)力提升到原來的4倍

　　集成的設(shè)計(jì)環(huán)境——Vivado 設(shè)計(jì)套件包括高度集成的設(shè)計(jì)環(huán)境和新一代從系統(tǒng)到 IC 級的工具，這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。這也是一個基于 AMBA AXI4 互聯(lián)規(guī)范、IP-XACT IP 封裝元數(shù)據(jù)、工具命令語言 (TCL)、Synopsys 系統(tǒng)約束 (SDC) 以及其它有助于根據(jù)客戶需求量身定制設(shè)計(jì)流程并符合業(yè)界標(biāo)準(zhǔn)的開放式環(huán)境。賽靈思構(gòu)建的的 Vivado 工具將各類可編程技術(shù)結(jié)合在一起，能夠可擴(kuò)展實(shí)現(xiàn)多達(dá) 1 億個等效 ASIC 門的設(shè)計(jì)。

　　專注于集成的組件——為了解決集成的瓶頸問題，Vivado 設(shè)計(jì)套件采用了用于快速綜合和驗(yàn)證 C 語言算法 IP 的 ESL 設(shè)計(jì)，實(shí)現(xiàn)重用的標(biāo)準(zhǔn)算法和 RTL IP 封裝技術(shù)，標(biāo)準(zhǔn) IP 封裝和各類系統(tǒng)構(gòu)建模塊的系統(tǒng)集成，模塊和系統(tǒng)驗(yàn)證的仿真速度提高 了3 倍，與此同時(shí)，硬件協(xié)仿真將性能提升了100倍。

　　專注于實(shí)現(xiàn)的組件——為了解決實(shí)現(xiàn)的瓶頸，Vivado工具采用層次化器件編輯器和布局規(guī)劃器、速度提升 了3 至 15 倍，且為 SystemVerilog 提供了業(yè)界最好支持的邏輯綜合工具、速度提升 4 倍且確定性更高的布局布線引擎，以及通過分析技術(shù)可最小化時(shí)序、線長、路由擁堵等多個變量的“成本”函數(shù)。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對設(shè)計(jì)的一小部分進(jìn)行重新實(shí)現(xiàn)就能快速處理，同時(shí)確保性能不受影響。最后，Vivado 工具通過利用最新共享的可擴(kuò)展數(shù)據(jù)模型，能夠估算設(shè)計(jì)流程各個階段的功耗、時(shí)序和占用面積，從而達(dá)到預(yù)先分析，進(jìn)而優(yōu)化自動化時(shí)鐘門等集成功能。

　　Vivado 設(shè)計(jì)套件能幫助客戶實(shí)現(xiàn)哪些此前無法實(shí)現(xiàn)的工作?

　　當(dāng)設(shè)計(jì)人員在汽車、消費(fèi)類、工業(yè)控制、有線與無線通信、醫(yī)療等眾多應(yīng)用中采用新一代“All Programmable”器件來實(shí)現(xiàn)可編程邏輯或者可編程系統(tǒng)集成時(shí)，Vivado工具有助于提高他們的生產(chǎn)力。尤其是進(jìn)行新一代設(shè)計(jì)，如上所述，工程師可用 Vivado 工具解決集成和實(shí)現(xiàn)方面存在的諸多生產(chǎn)力瓶頸問題。