基于FPGA的二取二總線數(shù)據(jù)比較器

　　摘要：基于FPGA的二取二總線數(shù)據(jù)比較器實(shí)現(xiàn)聯(lián)鎖邏輯運(yùn)算的兩塊CPU板總線數(shù)據(jù)的實(shí)時(shí)校核。在兩條總線數(shù)據(jù)比較一致且總線數(shù)據(jù)的CRC校核通過(guò)時(shí)兩個(gè)FPGA分別輸出互為反相的動(dòng)態(tài)脈沖，板上驅(qū)動(dòng)電路輸出信號(hào)控制板外供電繼電器對(duì)聯(lián)鎖系統(tǒng)驅(qū)動(dòng)單元供電，否則通過(guò)停止輸出動(dòng)態(tài)脈沖在50ms內(nèi)切斷供電繼電器。出現(xiàn)校核錯(cuò)時(shí)FPGA將比較不一致的兩個(gè)數(shù)據(jù)及在對(duì)應(yīng)數(shù)據(jù)包中的位置等信息反饋給對(duì)應(yīng)CPU板，便于故障分析。通過(guò)監(jiān)測(cè)回讀信號(hào)實(shí)現(xiàn)板上驅(qū)動(dòng)電路的實(shí)時(shí)檢測(cè)，在驅(qū)動(dòng)電路出現(xiàn)硬件故障時(shí)可導(dǎo)向安全。該比較器遵循EN50128，EN50129和EN50126標(biāo)準(zhǔn)流程開(kāi)發(fā)，已通過(guò)歐標(biāo)SIL4級(jí)安全認(rèn)證。

　　背景

　　高速鐵路的發(fā)展對(duì)信號(hào)設(shè)備性能、穩(wěn)定性、安全性提出了更高的要求。其中安全性中故障導(dǎo)向安全是設(shè)備設(shè)計(jì)開(kāi)發(fā)中首先要遵循的原則，盡早發(fā)現(xiàn)，盡早防范是信號(hào)設(shè)備安全設(shè)計(jì)中需考慮的問(wèn)題。CPU作為控制設(shè)備中核心單元一旦運(yùn)算出錯(cuò)很可能會(huì)導(dǎo)致災(zāi)難性后果。二取二系統(tǒng)中雙CPU校核可有效避免單CPU故障引發(fā)的災(zāi)難性后果。雙CPU校核實(shí)現(xiàn)方式包括軟件比較和硬件比較。軟件比較指CPU通過(guò)通信等方式得到對(duì)方的數(shù)據(jù)后各自進(jìn)行比較，如果比較不一致則通過(guò)控制其他外圍單元切斷輸出單元的對(duì)外輸出使系統(tǒng)導(dǎo)向安全。硬件比較指通過(guò)第三方硬件實(shí)現(xiàn)兩個(gè)CPU總線數(shù)據(jù)的實(shí)時(shí)比較，不一致時(shí)通過(guò)第三方硬件可直接切斷輸出單元的供電，無(wú)需CPU參與任何控制(此時(shí)故障的CPU可能已不能正?？刂破渌鈬鷨卧??，F(xiàn)場(chǎng)可編程邏輯陣列(Field Programmable Gate Assay，F(xiàn)PGA)通過(guò)硬件描述語(yǔ)言進(jìn)行編程，可完成大規(guī)模實(shí)時(shí)邏輯處理和高速總線接口處理?？偩€校核需要進(jìn)行大數(shù)據(jù)量、快速邏輯處理因此很容易發(fā)揮其長(zhǎng)處。二取二架構(gòu)的控制系統(tǒng)安全性高于單機(jī)系統(tǒng)因而在鐵路系統(tǒng)中得到廣泛應(yīng)用。面向二取二架構(gòu)的雙CPU總線數(shù)據(jù)比較，我們開(kāi)發(fā)了基于FPGA二取二總線數(shù)據(jù)比較器，比較器在CPU每個(gè)控制周期內(nèi)完成對(duì)總線數(shù)據(jù)信息的實(shí)時(shí)校核，如果出現(xiàn)不一致或者非法信息及時(shí)切斷驅(qū)動(dòng)單元的供電，在最短時(shí)間內(nèi)使系統(tǒng)導(dǎo)向安全側(cè)。

　　系統(tǒng)方案及硬件實(shí)現(xiàn)

　　比較器通過(guò)兩條總線與兩塊CPU板相連實(shí)現(xiàn)總線數(shù)據(jù)傳輸和比較相關(guān)狀態(tài)的交互，輸出信號(hào)驅(qū)動(dòng)板外安全繼電器模塊實(shí)現(xiàn)對(duì)驅(qū)動(dòng)單元供電的控制。比較器結(jié)構(gòu)如圖1所示，比較器由如下部分構(gòu)成：FIFO控制器、FPGA單元、安全動(dòng)態(tài)電路、雙繼電器切換單元、LED指示、地址設(shè)置單元。FIFO控制器和FPGA單元由獨(dú)立的兩套構(gòu)成二取二結(jié)構(gòu)，與二取二CPU板相接合。對(duì)于二取二比較器的每一部分有獨(dú)立的LED指示和總線地址設(shè)置單元。安全動(dòng)態(tài)電路和雙繼電器切換單元本身為二取二結(jié)構(gòu)。　　

 　　數(shù)據(jù)比較單元

　　數(shù)據(jù)比較單元實(shí)現(xiàn)兩個(gè)CPU板總線數(shù)據(jù)的同步、獨(dú)立安全校核，由雙套FIFO控制器和雙套FPGA單元構(gòu)成。FIFO控制器用于實(shí)現(xiàn)主、從CPU板中總線數(shù)據(jù)到兩個(gè)FPGA的傳輸，其數(shù)據(jù)存儲(chǔ)空間為8192字節(jié)，可完成8k字節(jié)以下任意大小的總線數(shù)據(jù)校核。50萬(wàn)門級(jí)的FPGA通過(guò)內(nèi)部數(shù)字時(shí)鐘管理模塊(Digital Clock Manager，DCM)將外部時(shí)鐘倍頻到40MHz以完成總線數(shù)據(jù)的高速校核處理。