Cadence助力Denso大幅提升IC設(shè)計效率

 　　Cadence設(shè)計系統(tǒng)公司日前宣布，汽車零部件生產(chǎn)商Denso公司在改用了Cadence定制/模擬與數(shù)字流程之后，在低功耗混合信號IC設(shè)計方面實現(xiàn)了質(zhì)量與效率的大幅提升。將Cadence Encounter RTL-to-GDSII流程應用于設(shè)計的數(shù)字部分之后，Denso表示比之前采用的流程減小了10%的面積，功耗降低了20% 。在設(shè)計的模擬部分，根據(jù)多次測試的數(shù)據(jù)結(jié)果，Denso使用Cadence Virtuoso定制/模擬流程(6.1版)實現(xiàn)了30%的效率提升，并預計在實際設(shè)計上也有相同的改進。對于Denso來說，在生產(chǎn)效率與成品質(zhì)量方面所獲得的提升效果是顯著的。

　　“在競爭激烈的汽車電子市場，可靠性是必要的前提，”Denso電子設(shè)備商業(yè)部經(jīng)理Yoichi Oishi最近在CDNLive!日本技術(shù)會議期間演講時說，“我們需要改進我們的設(shè)計工具，才能在不犧牲質(zhì)量的前提下實現(xiàn)更高的芯片開發(fā)效率。采用了Cadence Encounter和Virtuoso流程后，我們在芯片質(zhì)量和產(chǎn)品上市時間方面都實現(xiàn)了我們的目標。”

　　為實現(xiàn)高級節(jié)點設(shè)計數(shù)字部分的功耗、性能與面積的改良，Denso使用Encounter RTL-to-GDSII流程，其中包含Encounter RTL Compiler用于全局綜合，以及用于設(shè)計實現(xiàn)的Encounter Digital Implementation System。在模擬部分，Denso在完整的定制/模擬流程中采用Virtuoso Schematic Editor、 Virtuoso Layout Suite 以及 Virtuoso Analog Design Environment，在規(guī)格驅(qū)動的多測試環(huán)境中，以靈敏度分析和電路參數(shù)優(yōu)化，在整個定制布局中實現(xiàn)強大而中心明確的設(shè)計。

　　對于in-design與寄生提取簽收，Denso使用了Cadence QRC Extraction，它與Virtuoso和Encounter流程緊密結(jié)合，實現(xiàn)更快的收斂以及迅速產(chǎn)品上市。從另一家供應商的技術(shù)更換為QRC Extraction之后，Denso能夠消除文件界面，直接從Virtuoso的環(huán)境管理數(shù)據(jù)，實現(xiàn)了效率的提升與更快的產(chǎn)品上市時間。

　　“Cadence為諸如Denso這樣的客戶提供了完整的混合信號與低功耗設(shè)計方案 - 可以幫助他們改進關(guān)鍵指標，如功耗、性能與面積，”Cadence解決方案營銷部主管Qi Wang說，“無論是應對高級工藝節(jié)點還是主流工藝尺寸，設(shè)計團隊都可以用Cadence的流程實現(xiàn)具有競爭力的商業(yè)和市場目標。”