基于FPGA技術的存儲器設計及其應用

　　不同的存儲器根據各自特點，應用場合也不盡相同。ROM存儲器主要用來存儲“常量”，如系統(tǒng)參數、波形發(fā)生器的信源等。先進先出FIFO存儲器可用于信號的實時不間斷采集，存儲、緩沖兩個異步時鐘之間的數據傳輸等。

　　ROM、FIFO等存儲器的調用庫函數構造方法與雙端口RAM的構造方法類似，在mega-lpm庫中調用相應的模塊單元即可。其中ROM存儲器在庫中是LPM_ROM模塊，FIFO存儲器在庫中有CSFIFO、DCFIFO、LPM_FIFO、LPM__FIFO_DC、SCFIFO、SFIFO共六種。需要說明的是由于ROM在實際系統(tǒng)運行時的不可寫入性，在ROM構造過程中要對ROM存儲器進行數據初始化。這一操作是通過設置PLM_FILE項完成的。在引腳／參數設置窗口的Parameters參數設置處選擇該項，再通過ParameterValue項確定相應的數據初始化文件（*.mif）即可。下面是VHDL格式的ROM數據初始化文件（文件可用任何文本編輯器實現）：

　　雙端口RAM在高速數據采集中的應用

　　利用傳統(tǒng)方法設計的高速數據采集系統(tǒng)由于集成度低、電路復雜，高速運行電路干擾大，電路可靠性低，難以滿足高速數據采集工作的要求。應用FPGA可以把數據采集電路中的數據緩存、控制時序邏輯、地址譯碼、總線接口等電路全部集成進一片芯片中，高集成性增強了系統(tǒng)的穩(wěn)定性，為高速數據采集提供了理想的解決方案。下面以一個高速數據采集系統(tǒng)為例介紹雙端口RAM的應用。

　　該系統(tǒng)要求實現對頻率為5MHz的信號進行采樣，系統(tǒng)的計算處理需要對信號進行波形分析，信號采樣時間為25μs。根據設計要求，為保證采樣波形不失真，A／D采樣頻率用80MHz，采樣精度為8位數據寬度。計算得出存儲容量需要2K字節(jié)。

　　根據設計要求，雙端口RAM的LPM_WIDTH參數設置為8，LPM_WIDTHAD參數設置為11（211=2048），使用讀寫使能端及讀寫時鐘。ADCLK、WRCLK和地址發(fā)生器的計數頻率為80MHz。

　　A／D轉換值對雙端口RAM的寫時序為順序寫方式，每完成一次A／D轉換，存儲一次數據，地址加1指向下一單元，因此寫地址發(fā)生器（RAM_CONTROL）采用遞增計數器實現，計數頻率與ADCLK、WRCLK一致以保證數據寫入時序的正確性。寫操作時序由地址和時鐘發(fā)生器、A／D轉換時鐘和雙端口RAM的寫時鐘產生。停止采樣時AD_STOP有效，寫地址發(fā)生器停止計數，同時停止對RAM的寫操作。將地址發(fā)生器的計數值接至DSP總線可以獲取采樣的首尾指針。地址發(fā)生器單元一般用（VHDL）語言編程實現，然后生成符號文件RAM_CONTROL在上層文件調用。其部分VHDL語言程序如下：

　　對雙端口RAM的讀操作采用存儲器映像方式，其讀出端口接DSP的外擴RAM總線，DSP可隨機讀取雙端口RAM的任一單元數據，以方便波形分析。 由于LPM_RAM_DP模塊的讀端數據總線q不具有三態(tài)特性，因此調用三態(tài)緩沖器74244，通過其將輸出數據連接到DSP數據總線上。

　　在高速數據采集電路中，數據緩存也可以用FIFO或單端口RAM實現。用FIFO進行數據緩存，由于其已經把地址發(fā)生部分集成在模塊單元內，因此省去了一部分程序編寫，但是DSP卻不能任意地訪問FIFO的存儲單元，只能是順序寫入／讀出數據，這樣設計，系統(tǒng)的靈活性就大大降低。如果DSP的分析計算需要特定單元的數據，則系統(tǒng)的效率和速度會因為無效數據的讀取而降低。使用單端口RAM進行數據緩存同樣存在一些問題。由RAM側看，DSP和A／D轉換器是掛在一條總線上的，當從RAM向DSP傳輸數據的時候，A／D轉換器就不能有數據傳到該總線上，否則會產生總線沖突，引起芯片損壞。解決這個問題就需要增加電路。應用雙端口RAM就不存在這個問題，而且使系統(tǒng)結構劃分更明確，符合模塊化設計思想。

　　結語

　　綜上所述，利用FPGA芯片的高速工作特性，以及其內部集成嵌入式陣列和大規(guī)模邏輯陣列的特點，設計存儲器，三態(tài)緩存器、地址發(fā)生器、以及復雜的時序邏輯電路等，應用于高速數據采集電路中可以使電路大大簡化，性能提高。同時由于FPGA可實現在系統(tǒng)編程（ISP），使系統(tǒng)具有可在線更新、升級容易等特點，是一種較為理想的系統(tǒng)及電路實現方法。