基于VHDL語(yǔ)言對(duì)高速A/D器件TLC5510控制的實(shí)現(xiàn)

--TLC5510 VHDL控制程序

　　--文件名：TLC5510.vhd

　　--功能：基于VHDL語(yǔ)言，實(shí)現(xiàn)對(duì)高速A/D器件TLC5510控制

　　--最后修改日期：2004.3.20

　　library ieee;

　　use ieee.std_logic_1164.all;

　　entity tlc5510 is

　　port(clk :in std_logic; --系統(tǒng)時(shí)鐘

　　oe :out std_logic; --TLC5510的輸出使能/OE

　　clk1:out std_logic; --TLC5510的轉(zhuǎn)換時(shí)鐘

　　din:in std_logic_vector(7 downto 0); --來(lái)自TLC5510的采樣數(shù)據(jù)

　　dout:out std_logic_vector(7 downto 0)); --FPGA數(shù)據(jù)輸出

　　end tlc5510;

　　architecture behav of tlc5510 is

　　signal q:integer range 3 downto 0;

　　begin

　　process(clk) --此進(jìn)程中，把CLK 進(jìn)行4分頻，得到TLC5510的轉(zhuǎn)換時(shí)鐘

　　begin

　　if clk'event and clk='1' then

　　if q=3 then q=0;

　　else q=q+1;

　　end if;

　　end if;

　　if q>=2 then clk1='1'; --對(duì)系統(tǒng)CLK進(jìn)行4分頻

　　else clk1='0';

　　end if;

　　end process;

　　oe='0'; --輸出使能賦低電平

　　dout=din; --采樣數(shù)據(jù)輸出

　　end behaver;