基于復(fù)用的SOC測(cè)試技術(shù)

② 層次復(fù)用。文獻(xiàn)[13]提出了一種層次法，基本思路是針對(duì)系統(tǒng)進(jìn)行分析，提取系統(tǒng)中與待測(cè)IP 模塊的約束關(guān)系，使模塊在約束下直接產(chǎn)生測(cè)試集，進(jìn)而解決整個(gè)芯片系統(tǒng)的測(cè)試問(wèn)題。該方法每次只考慮一個(gè)模塊，先對(duì)每個(gè)模塊產(chǎn)生功能約束，將約束和該模塊一起綜合，形成一個(gè)從芯片級(jí)可以訪問(wèn)的對(duì)應(yīng)電路，再用商業(yè)軟件對(duì)模塊內(nèi)部的故障生成測(cè)試。但當(dāng)該技術(shù)應(yīng)用到集成度很高的SOC時(shí)，模塊本身測(cè)試的生成變得非常困難。如果SOC中的模塊是多層次復(fù)用的，需要進(jìn)一步分解成子模塊，約束條件的提取變得十分繁復(fù)。為解決這個(gè)問(wèn)題，文獻(xiàn)[14]提出一種新的層次地提取可重復(fù)使用的約束方法，并在提取約束時(shí)利用綜合工具剔除冗余的邏輯部分，提高了測(cè)試生成效率，使其更有效。

③ 功能復(fù)用。SOC的功能日益強(qiáng)大，其中許多都含有內(nèi)嵌處理器和存儲(chǔ)器。文獻(xiàn)[16]，[17]提出，在SOC內(nèi)部通過(guò)內(nèi)嵌處理器模塊和存儲(chǔ)器模塊實(shí)現(xiàn)對(duì)其他IP模塊的測(cè)試。具體就是首先將各IP模塊的測(cè)試數(shù)據(jù)壓縮并存入存儲(chǔ)器模塊，再由內(nèi)嵌處理器利用這些數(shù)據(jù)，對(duì)IP模塊進(jìn)行測(cè)試并收集響應(yīng)進(jìn)行測(cè)試分析。這種方法充分利用了SOC內(nèi)部資源和已有的各IP模塊測(cè)試信息，可以實(shí)現(xiàn)芯片內(nèi)部的高速測(cè)試。但測(cè)試數(shù)據(jù)處理和測(cè)試控制的復(fù)雜度都會(huì)隨的SOC設(shè)計(jì)復(fù)雜度的加大而增加。

4 面臨的問(wèn)題

SOC內(nèi)部晶體管集成度的增長(zhǎng)遠(yuǎn)遠(yuǎn)高于芯片引腳的增長(zhǎng)，有限的管腳資源使得外部數(shù)據(jù)帶寬和內(nèi)部數(shù)據(jù)帶寬之間的差異越來(lái)越大[1]。這種差異不僅降低了內(nèi)部模塊的可測(cè)性，還加大了間接復(fù)用方案中測(cè)試生成的難度。同時(shí)，具有一定故障覆蓋率的測(cè)試數(shù)據(jù)會(huì)隨著電路集成度和規(guī)模的增加而增加，大量的測(cè)試數(shù)據(jù)會(huì)對(duì)直接復(fù)用方案中的測(cè)試訪問(wèn)的頻率和帶寬提出要求。

SOC嵌入了類型豐富的IP模塊，一些公司已將模擬電路、數(shù)字電路、嵌入式DRAM等不同形式的模塊集成到芯片中。隨著技術(shù)的發(fā)展，將有更多的電路類型被集成到SOC中，如嵌入式的FPGA、Flash、射頻發(fā)生器等。混合信號(hào)測(cè)試在SOC測(cè)試中占有重要地位,現(xiàn)有的復(fù)用方案還未解決該問(wèn)題。

前面分析的現(xiàn)有方案有的來(lái)自于專業(yè)廠商，有的是利用自己的技術(shù)傳統(tǒng)，對(duì)原IC、SOB測(cè)試技術(shù)的改進(jìn)，著眼于解決各自產(chǎn)品的測(cè)試問(wèn)題，因此研究的出發(fā)點(diǎn)有局限性，各方案的適用范圍有限。

5 結(jié)論

迄今為止，還沒(méi)有一個(gè)貫穿IP模塊和SOC設(shè)計(jì)始終的完整的SOC測(cè)試解決方案，因?yàn)檫@不僅需要盡快訂立相關(guān)的國(guó)際標(biāo)準(zhǔn)，還需要進(jìn)行一些關(guān)于復(fù)用方法上的研究，例如，如何在進(jìn)行IP模塊的測(cè)試開(kāi)發(fā)中引入可復(fù)用的因素，使得模塊級(jí)的測(cè)試信息對(duì)被集成環(huán)境具有更好的適應(yīng)性，能被更高層電路模塊的測(cè)試開(kāi)發(fā)高效率地復(fù)用；研究基于復(fù)用的測(cè)試集成和優(yōu)化技術(shù)，利用已有模塊測(cè)試信息，集成出更高層模塊的測(cè)試并保證其可復(fù)用性等。