現(xiàn)場(chǎng)可編程門陣列的供電原理介紹

FPGA概述

現(xiàn)場(chǎng)可編程門陣列(FPGA)是一種可編程邏輯器件，由成千上萬個(gè)完全相同的可編程邏輯單元組成，周圍是輸入/輸出單元構(gòu)成的外設(shè)。制造完成后，F(xiàn)PGA可以在工作現(xiàn)場(chǎng)編程，以便實(shí)現(xiàn)特定的設(shè)計(jì)功能。典型設(shè)計(jì)工作包括指定各單元的簡(jiǎn)單邏輯功能，并選擇性地閉合互連矩陣中的一些開關(guān)。為確保正常工作，F(xiàn)PGA必須運(yùn)用適當(dāng)?shù)碾娫垂芾砑夹g(shù)。FPGA最初用于系統(tǒng)原型制作，最終量產(chǎn)時(shí)會(huì)用高速IC或ASIC代替。不過，近年來FPGA的性能有很大改善，成本則不斷下降，因此FPGA現(xiàn)已廣泛用于生產(chǎn)設(shè)計(jì)。

FPGA的功耗取決于許多不同因素，與設(shè)計(jì)密切相關(guān)。必須運(yùn)用精確的功耗估算方法，才能確保電源系統(tǒng)符合FPGA要求。FPGA制造商會(huì)提供網(wǎng)絡(luò)工具，用于功耗計(jì)算。為了估算FPGA的功耗，計(jì)算程序需考慮設(shè)計(jì)資源運(yùn)用、切換速率、工作時(shí)鐘頻率、I/O使用及其它許多因素。

FPGA主要有三種可配置元件：可配置邏輯模塊(CLB)、I/O模塊(IOB)和互連。其中，CLB提供功能邏輯元件，IOB提供封裝引腳與內(nèi)部信號(hào)線之間的接口，可編程互連資源提供路由路徑，將CLB和IOB的輸入和輸出與適合的網(wǎng)絡(luò)相連。CLB（或內(nèi)核）上施加的電壓稱為VCCINT。VCCO是IOB的電源電壓。一些FPGA還有其它電壓輸入，稱為VCCAUX。VCCINT（用于CLB）的典型值為1.0V、1.2V、1.5V、1.8V、2.5V和3V，電流可達(dá)10A或更高。CLB數(shù)量越多，則電壓越低，電流越高。啟動(dòng)時(shí)，VCCINT必須單調(diào)上升，不得下跌。最常用的VCCO電壓（用于IOB）為1.2V、1.5V、1.8V、2.5V、3.3V或傳統(tǒng)系統(tǒng)中的5V。電流范圍為1A至20A。輔助電壓(VCCAUX)典型值為3.3V或2.5V。它為FPGA中的時(shí)間關(guān)鍵資源供電，因此易受電源噪聲影響。VCCAUX可以與VCCO共用一個(gè)電源層，但前提是VCCO不會(huì)產(chǎn)生過大的噪聲。

FPGA使用的電源類型

FPGA電源要求輸出電壓范圍從1.2V到5V，輸出電流范圍從數(shù)十毫安到數(shù)安培?？捎萌N電源：低壓差(LDO)線性穩(wěn)壓器、開關(guān)式DC-DC穩(wěn)壓器和開關(guān)式電源模塊。最終選擇何種電源取決于系統(tǒng)、系統(tǒng)預(yù)算和上市時(shí)間要求。

如果電路板空間是首要考慮因素，低輸出噪聲十分重要，或者系統(tǒng)要求對(duì)輸入電壓變化和負(fù)載瞬變做出快速響應(yīng)，則應(yīng)使用LDO穩(wěn)壓器。LDO功效比較低（因?yàn)槭蔷€性穩(wěn)壓器），只能提供中低輸出電流。輸入電容通?？梢越档蚅DO輸入端的電感和噪聲。LDO輸出端也需要電容，用來處理系統(tǒng)瞬變，并保持系統(tǒng)穩(wěn)定性。也可以使用雙輸出LDO，同時(shí)為VCCINT和VCCO供電。

如果在設(shè)計(jì)中效率至關(guān)重要，并且系統(tǒng)要求高輸出電流，則開關(guān)式穩(wěn)壓器占優(yōu)勢(shì)。開關(guān)電源的功效比高于LDO，但其開關(guān)電路會(huì)增加輸出噪聲。與LDO不同，開關(guān)式穩(wěn)壓器需利用電感來實(shí)現(xiàn)DC-DC轉(zhuǎn)換。

FPGA的特殊電源要求

為確保正確上電，內(nèi)核電壓VCCINT的緩升時(shí)間必須在制造商規(guī)定的范圍內(nèi)。對(duì)于一些FPGA，由于VCCINT會(huì)在晶體管閾值導(dǎo)通前停留更多時(shí)間，因此過長(zhǎng)的緩升時(shí)間可能會(huì)導(dǎo)致啟動(dòng)電流持續(xù)較長(zhǎng)時(shí)間。如果電源向FPGA提供大電流，則較長(zhǎng)的上電緩升時(shí)間會(huì)引起熱應(yīng)力。ADI公司的DC-DC穩(wěn)壓器提供可調(diào)軟啟動(dòng)，緩升時(shí)間可以通過外部電容進(jìn)行控制。緩升時(shí)間典型值在20ms至100ms范圍內(nèi)。

許多FPGA沒有時(shí)序控制要求，因此VCCINT、VCCO和VCCAUX可以同時(shí)上電。如果這一點(diǎn)無法實(shí)現(xiàn)，上電電流可以稍高。時(shí)序要求依具體FPGA而異。對(duì)于一些FPGA，必須同時(shí)給VCCINT和VCCO供電。對(duì)于另一些FPGA，這些電源可按任何順序接通。多數(shù)情況下，先給VCCINT后給VCCO供電是一種較好的做法。

當(dāng)VCCINT在0.6V至0.8V范圍內(nèi)時(shí)，某些FPGA系列會(huì)產(chǎn)生上電涌入電流。在此期間，電源轉(zhuǎn)換器持續(xù)供電。這種應(yīng)用中，因?yàn)槠骷柰ㄟ^降低輸出電壓來限制電流，所以不推薦使用返送電流限制。但在限流電源解決方案中，一旦限流電源所供電的電路電流超過設(shè)定的額定電流，電源就會(huì)將該電流限制在額定值以下。

FPGA配電結(jié)構(gòu)

對(duì)于高速、高密度FPGA器件，保持良好的信號(hào)完整性對(duì)于實(shí)現(xiàn)可靠、可重復(fù)的設(shè)計(jì)十分關(guān)鍵。適當(dāng)?shù)碾娫磁月泛腿ヱ羁梢愿纳普w信號(hào)完整性。如果去耦不充分，邏輯轉(zhuǎn)換將會(huì)影響電源和地電壓，導(dǎo)致器件工作不正常。此外，采用分布式電源結(jié)構(gòu)也是一種主要解決方案，給FPGA供電時(shí)可以將電源電壓偏移降至最低。

在傳統(tǒng)電源結(jié)構(gòu)中，AC/DC或DC/DC轉(zhuǎn)換器位于一個(gè)地方，并提供多個(gè)輸出電壓，在整個(gè)系統(tǒng)內(nèi)分配。這種設(shè)計(jì)稱為集中式電源結(jié)構(gòu)(CPA)，見圖1。以高電流分配低電壓時(shí)，銅線或PCB軌道會(huì)產(chǎn)生嚴(yán)重的電阻損耗，CPA就會(huì)發(fā)生問題。

CPA的替代方案是分布式電源結(jié)構(gòu)(DPA)，見圖2。采用DPA時(shí)，整個(gè)系統(tǒng)內(nèi)僅分配一個(gè)半穩(wěn)壓的DC電壓，各DC/DC轉(zhuǎn)換器（線性或開關(guān)式）與各負(fù)載相鄰。DPA中，DC/DC轉(zhuǎn)換器與負(fù)載（例如FPGA）之間的距離近得多，因而線路電阻和配線電感引起的電壓下降得以減小。這種為負(fù)載提供本地電源的方法稱為負(fù)載點(diǎn)(POL)。

圖1 集中式電源結(jié)構(gòu)

圖2 分布式電源結(jié)構(gòu)