GPS信號中斷時慣導(dǎo)芯片的位置信息感知系統(tǒng)設(shè)計(jì)
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3．2 軟件功能仿真
本系統(tǒng)的底層SPI通信部分使用FPGA進(jìn)行驅(qū)動，采用Verilog HDL語言編寫程序，并在Quartus 10．1集成環(huán)境下進(jìn)行功能仿真驗(yàn)證，如圖6所示。結(jié)果顯示，數(shù)據(jù)采集符合設(shè)計(jì)邏輯，當(dāng)所有數(shù)據(jù)采集完成一次之后立即送出中斷信號觸發(fā)DSP讀取。本文引用地址：http://m.butianyuan.cn/article/150076.htm
4 測試結(jié)果
利用Signal Tap II Logic Analyzer在線邏輯分析儀進(jìn)行板上硬件實(shí)際調(diào)試，圖7為SignalTap加速度在線采集實(shí)測波形。測試結(jié)果顯示數(shù)據(jù)采集和處理符合芯片時序要求；FPGA與DSP的EMIF接口配合良好，經(jīng)過后續(xù)DSP軟件算法處理后能成功推算出移動物體當(dāng)前的GPS信息，及時上報CPU(每秒1 s)。其中SPI總線通信時鐘為1．4 MHz。經(jīng)過測試，系統(tǒng)完全能夠達(dá)到設(shè)計(jì)要求，已在某大型通信系統(tǒng)中得到應(yīng)用。
結(jié)語
通過本系統(tǒng)的設(shè)計(jì)和調(diào)試過程可以看出，使用FPGA作為物理層驅(qū)動具有SPI接口的數(shù)字芯片是簡單而有效的一種數(shù)字設(shè)計(jì)方案，可以較容易地滿足芯片的時序要求。通過與EMIF接口的配合還可以很好地利用DSP芯片完成眾多嵌入式系統(tǒng)的設(shè)計(jì)。
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