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浮點LMS算法的FPGA實現(xiàn)

作者: 時間:2011-09-22 來源:網(wǎng)絡(luò) 收藏

引言
  (最小均方)因其收斂速度快及簡單等特點在自適應(yīng)濾波器、自適應(yīng)天線陣技術(shù)等領(lǐng)域得到了十分廣泛的應(yīng)用。為了發(fā)揮的最佳性能,必須采用具有大動態(tài)范圍及運算精度的運算,而運算的運算步驟遠比定點運算繁瑣,運算速度慢且所需硬件資源大大增加,因此基于運算的算法的硬件一直以來是學(xué)者們研究的難點和熱點。

本文引用地址:http://m.butianyuan.cn/article/150181.htm

  文獻[1]提出了一種適合于(現(xiàn)場可編程門陣列)的自定義24位浮點格式和一種高效結(jié)構(gòu)的多輸入FPA(浮點加法器),這種結(jié)構(gòu)的多輸入FPA與傳統(tǒng)的級聯(lián)結(jié)構(gòu)相比不僅可增加運算速度,還能大量減少所需的硬件資源。

  本文正是基于這種高效結(jié)構(gòu)的多輸入FPA,在上成功實現(xiàn)了基于浮點運算的算法。測試結(jié)果表明,實現(xiàn)后的LMS算法硬件資源消耗少、運算速度快且收斂性能與理論值相近。

1 浮點運算單元的設(shè)計

1.1 浮點加法器的設(shè)計

一般說來,雙輸入浮點加法器需要以下操作步驟:

  a) 對階操作:比較指數(shù)大小,對指數(shù)小的操作數(shù)的尾數(shù)進行移位,使操作數(shù)的階碼相同。

  b) 尾數(shù)相加:對對階后的尾數(shù)進行加(減)操作。

  c) 規(guī)格化:規(guī)格化有效位并且根據(jù)移位的方向和位數(shù)修改最終的階碼。

  在用進行數(shù)字信號處理的系統(tǒng)中,一般處理的數(shù)據(jù)都是經(jīng)A/D采樣送出的信號,其分辨率一般取12~16位,取18位有效位數(shù)即可滿足絕大多數(shù)的情況。同時,目前FPGA 芯片內(nèi)集成的乘法器均是18×18位的硬核。據(jù)此,文獻[1]自定義了一種24位的浮點數(shù)據(jù)格式。

  該格式的浮點數(shù)所表示的具體值可用下面的通式表示:

式中:m為18位補碼數(shù)。

  小數(shù)點定在最高位與次高位之間,這樣m即表示-1~1之間的小數(shù);e為6位補碼數(shù),范圍為-32~31。且規(guī)定當m=0,e=-32時值為0。

  傳統(tǒng)的多輸入浮點加法器結(jié)構(gòu)如圖2所示。以8輸人為例,需要7個雙輸入FPA通過3級級聯(lián)而成。這種結(jié)構(gòu)的算法的順序時延含有大量的重復(fù)步驟。如3級雙輸入FPA運算就有3次相同的規(guī)格化操作,如果將3級規(guī)格化操作用1級操作來代替,不僅可大大縮短運算時延,還可減少所需硬件資源。

  基本運算單元不再是傳統(tǒng)的雙輸入FPA,而是根據(jù)FPA的一般運算步驟構(gòu)造的算法結(jié)構(gòu),通過大量采用并行運算從而大大減小運算時延。以8輸入的對階操作為例,改進算法的8輸入對階操作只需順序進行3級比較操作、1級減法操作及1級移位操作即可完成;而采用圖2所示的并行算法,則需順序進行3級比較操作、3級減法操作及3級移位操作,相對于改進算法來說增加了2級順序減法操作及2級移位操作時延。

1.2 浮點乘法器的設(shè)計

  浮點乘法器與浮點加法器相比,不需要對階等系列操作,實現(xiàn)起來相對簡單示。

  首先將輸人數(shù)據(jù)的18位補碼直接相乘得36位乘法結(jié)果,由于尾數(shù)的小數(shù)點定在最高位與次高位之間,相乘結(jié)果的絕對值小于1,故截取第35~18位為尾數(shù)乘法結(jié)果。尾數(shù)乘法結(jié)果與相加后的指數(shù)一起進行規(guī)格化輸出即完成浮點乘法功能。

2 浮點LMS算法的FPGA實現(xiàn)

2.1 LMS算法的一般步驟

  Widrow和Hoff在1960年提出了LMS算法,它是取單個誤差樣本平方的梯度作為均方誤差梯度的估計,算法的步驟如下:

  式(2)~式(5)中:y(n)為輸出信號;X(n)為輸入矢量;W(n)為抽頭系數(shù)矢量;r(n)為參考信號;e(n)為誤差信號;(n)為梯度矢量;μ為步長因子。

  由式(2)~式(5)可知,LMS算法的所有運算均由加法及乘法操作組成,易于硬件實現(xiàn)。算法步驟其實為遞推公式,且步驟中多處需進行多輸入加法操作,這樣,采用高效結(jié)構(gòu)的多輸入浮點加法器即可大量節(jié)約硬件資源并提高運行速度。

2.2 算法的FPGA實現(xiàn)

  采用浮點LMS算法對自適應(yīng)橫向濾波器進行了實現(xiàn)。輸入信號為500 kbit/s的偽隨機序列加高斯白噪聲,采樣頻率為4 MHz,采樣數(shù)據(jù)為18位補碼,共7級抽頭系數(shù)。這樣,由式(2)~式(5)可知,將第1步(式(2))、第2步(式(3))組合起來則需并行進行7個乘法操作,再進行一次8輸入的加法操作;第3步(式(4))為并行進行7個乘法操作;第4步(式(5))需并行進行7個加法操作,其中肛取2-5,則其乘法操作在FPGA實現(xiàn)時可用移位操作代替。

  采用的開發(fā)環(huán)境為ISE7.li,編程語言為VHDL,綜合工具為Synplicity7.0,仿真工具為Modelsim6.0,F(xiàn)PGA處理時鐘頻率為64 MHz。

  基于浮點運算的LMS算法所需硬件資源較少,運算速度高(最高時鐘頻率大于64 MHz),可以滿足系統(tǒng)設(shè)計要求。

  不同信噪比條件下FGPA實現(xiàn)后的仿真結(jié)果與理論仿真結(jié)果的對比圖。由圖中可清楚地看出,在FPGA上實現(xiàn)的浮點LMS算法的收斂性能與理論值非常接近。

3 結(jié)束語

  LMS算法的理論雖然十分成熟,但浮點LMS算法的硬件實現(xiàn)因浮點運算單元的硬件資源消耗大、運算速度慢等缺點,從而一定程度上限制了LMS算法在需要快速數(shù)字信號處理場合中的應(yīng)用。本文根據(jù)文獻[1]提出的高效結(jié)果的多輸入浮點加法器,成功地在FPGA上實現(xiàn)了浮點LMS算法。仿真測試結(jié)果表明,實現(xiàn)后的LMS算法硬件資源消耗少、運算速度



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