FPGA芯片結構分析

　　典型的4輸入Slice結構示意圖3. 數(shù)字時鐘管理模塊(DCM)　　業(yè)內大多數(shù)FPGA均提供數(shù)字時鐘管理(Xilinx的全部FPGA均具有這種特性)。Xilinx推出最先進的FPGA提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現(xiàn)過濾功能?！　?. 嵌入式塊RAM(BRAM)　　大多數(shù)FPGA都具有內嵌的塊RAM，這大大拓展了FPGA的應用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、內容地址存儲器 (CAM)以及FIFO等常用存儲結構。RAM、FIFO是比較普及的概念，在此就不冗述。CAM存儲器在其內部的每個存儲單元中都有一個比較邏輯，寫入 CAM中的數(shù)據(jù)會和內部的每一個數(shù)據(jù)進行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應用。除了塊RAM，還可以將 FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結構。在實際應用中，芯片內部塊RAM的數(shù)量也是選擇芯片的一個重要因素?！　纹瑝KRAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個原則：首先，修改后的容量(位寬 深度)不能大于18k比特;其次，位寬最大不能超過36比特。當然，可以將多片塊RAM級聯(lián)起來形成更大的RAM，此時只受限于芯片內塊RAM的數(shù)量，而 不再受上面兩條原則約束?！　?. 豐富的布線資源　　布線資源連通FPGA內部的所有單元，而連線的長度和工藝決定著信號在連線上的驅動能力和傳輸速度。FPGA芯片內部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為4類不同的類別。第一類是全局布線資源，用于芯片內部全局時鐘和全局復位/置位的布線;第二類是長線資源，用以完成芯片 Bank間的高速信號和第二全局時鐘信號的布線;第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線;第四類是分布式的布線資源，用于專有時鐘、復位等控制信號線?！　≡趯嶋H中設計者不需要直接選擇布線資源，布局布線器可自動地根據(jù)輸入邏輯網(wǎng)表的拓撲結構和約束條件選擇布線資源來連通各個模塊單元。從本質上講，布線資源的使用方法和設計的結果有密切、直接的關系?！　?. 底層內嵌功能單元　　內嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP和CPU等軟處理核(SoftCore)?，F(xiàn)在越來越豐富的內嵌功能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級的設計工具，使其具備了軟硬件聯(lián)合設計的能力，逐步向SOC平臺過渡?！　LL和PLL具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調整和移相等功能。Xilinx公司生產(chǎn)的芯片上集成了 DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同時集成了PLL和DLL。PLL 和DLL可以通過IP核生成的工具方便地進行管理和配置。DLL的結構如圖1-5所示?！　D1-5 典型的DLL模塊示意圖

　　典型的DLL模塊示意圖7. 內嵌專用硬核　　內嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強大的硬核(Hard Core)，等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片內部集成了一些專用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA 中都集成了專用乘法器;為了適用通信總線與接口標準，很多高端的FPGA內部都集成了串并收發(fā)器(SERDES)，可以達到數(shù)十Gbps的收發(fā)速度。　　Xilinx公司的高端產(chǎn)品不僅集成了Power PC系列CPU，還內嵌了DSP Core模塊，其相應的系統(tǒng)級設計工具是EDK和Platform Studio，并依此提出了片上系統(tǒng)(System on Chip)的概念。通過PowerPC、Miroblaze、Picoblaze等平臺，能夠開發(fā)標準的DSP處理器及其相關應用，達到SOC的開發(fā)目 的。