verilog中阻塞賦值和非阻塞賦值

阻塞和非阻塞語(yǔ)句作為verilog HDL語(yǔ)言的最大難點(diǎn)之一，一直困擾著FPGA設(shè)計(jì)者，即使是一個(gè)頗富經(jīng)驗(yàn)的設(shè)計(jì)工程師，也很容易在這個(gè)點(diǎn)上犯下一些不必要的錯(cuò)誤。阻塞和非阻塞可以說(shuō)是血脈相連，但是又有著本質(zhì)的差別。理解不清或運(yùn)用不當(dāng)，都往往會(huì)導(dǎo)致設(shè)計(jì)工程達(dá)不到預(yù)期的效果，而其中的錯(cuò)誤又很隱晦。下面我給大家談?wù)勛枞头亲枞Z(yǔ)句的本質(zhì)區(qū)別和在FPGA設(shè)計(jì)中的不同運(yùn)用。

　　阻塞語(yǔ)句

　　顧名思義，即本條語(yǔ)句具有影響下一條語(yǔ)句的作用，在同一個(gè)進(jìn)程always中，一條阻塞賦值語(yǔ)句的執(zhí)行是立刻影響著下條語(yǔ)句的執(zhí)行情況和結(jié)果。如果該條語(yǔ)句沒(méi)有執(zhí)行完，那么下條語(yǔ)句不可能進(jìn)入執(zhí)行狀態(tài)的，因此，從字面層上理解，該條語(yǔ)句阻塞了下面語(yǔ)句的執(zhí)行。阻塞語(yǔ)句最能體現(xiàn)verilog HDL和C語(yǔ)言之間的血緣關(guān)系，比如，在時(shí)鐘沿觸發(fā)的always進(jìn)程里，若先執(zhí)行b=c，再執(zhí)行a=b，那么本質(zhì)上，在一個(gè)時(shí)鐘沿觸發(fā)里面，a=c成立，即是說(shuō)，不要b變量，直接在進(jìn)程里賦值a=c，結(jié)果是一樣的。這和c語(yǔ)言中b=c,a=b性質(zhì)相同。

　　非阻塞語(yǔ)句

　　非阻塞語(yǔ)句應(yīng)該來(lái)說(shuō)，更能體現(xiàn)硬件電路的特點(diǎn)。這正是非阻塞語(yǔ)句廣泛應(yīng)用于時(shí)序邏輯電路的原因。接上面的例子，如果在一個(gè)時(shí)鐘沿觸發(fā)的always進(jìn)程里面，b=c,a=b那么就不可能直接在進(jìn)程里面賦值a=c.因?yàn)閏的值要經(jīng)過(guò)兩個(gè)時(shí)鐘延遲才傳到a里面，即c若從0變?yōu)?，那么要經(jīng)過(guò)兩個(gè)clk上升沿才傳到a，a的值才從0變?yōu)?。兩次賦值正是體現(xiàn)了兩個(gè)時(shí)鐘延遲的特點(diǎn)。這種特點(diǎn)即是非阻塞語(yǔ)句非阻塞的的原因?qū)е碌模褪钦f(shuō)，a=b,不會(huì)因?yàn)閎=c沒(méi)有執(zhí)行完畢而不執(zhí)行，只要時(shí)鐘觸發(fā)進(jìn)程，那么a=b,b=c同時(shí)執(zhí)行。所以，如果c為 1，b為0，a為1的話，那么在在非阻塞語(yǔ)句的進(jìn)程里面，一個(gè)時(shí)鐘沿到來(lái)，由于他們之間是同時(shí)執(zhí)行的，所以把c的1賦給了b，把b的0賦給了a，但是在阻塞語(yǔ)句里面，c的1先給了b，然后b把新賦值的1又給了a，那么a在一個(gè)時(shí)鐘之后即變成了1。(在一次觸發(fā)進(jìn)程里，無(wú)論是阻塞和非阻塞語(yǔ)句，每條語(yǔ)句只能執(zhí)行一次)

　　所以從上面的介紹里面，可以看出，阻塞語(yǔ)句是順序執(zhí)行的，而非阻塞語(yǔ)句是同時(shí)執(zhí)行的，那么，如何在設(shè)計(jì)里面運(yùn)用好阻塞語(yǔ)句和非阻塞語(yǔ)句呢，總體上來(lái)講，遵循大體原則：阻塞語(yǔ)句運(yùn)用在組合邏輯電路設(shè)計(jì)里面，非阻塞語(yǔ)句運(yùn)用在時(shí)序邏輯電路設(shè)計(jì)里面。但是一般來(lái)講，一個(gè)設(shè)計(jì)往往包含著組合邏輯和時(shí)序邏輯。可以再細(xì)分為以下幾個(gè)情況，并可以用阻塞語(yǔ)句和非阻塞語(yǔ)句不同的設(shè)計(jì)來(lái)區(qū)別討論它們之間的優(yōu)缺點(diǎn)，進(jìn)一步理解清楚。。。。。。(最直觀的說(shuō)法就是如下仿真一下：觀察out1~out4的變化，就明白了!

　　`timescale 1ns/100ps

　　module test1();

　　reg clk;

　　reg sigin;

　　reg out1;

　　reg out2;

　　reg out3;

　　reg out4;

　　//assign #10 out3 = sigin;

　　always #10 clk=~clk;

　　always #70 sigin = ~sigin;

　　initial

　　begin

　　sigin = 1'b0;

　　clk= 1'b0;

　　out1 =1'b0;

　　out2 =1'b0;

　　end

　　always @(sigin)

　　begin

　　$display('%d',$time);

　　out1=sigin;

　　out2= out1;

　　out3 = sigin;

　　out4 = out3;

　　$display('%d',$time);

　　end

　　endmodule

　　#1： 當(dāng)為時(shí)序邏輯建模，使用“非阻塞賦值”。

　　#2： 當(dāng)為鎖存器(latch)建模，使用“非阻塞賦值”。

　　#3： 當(dāng)用always塊為組合邏輯建模，使用“阻塞賦值”

　　#4： 當(dāng)在同一個(gè)always塊里面既為組合邏輯又為時(shí)序邏輯建模，使用“非阻塞賦值”。

　　#5： 不要在同一個(gè)always塊里面混合使用“阻塞賦值”和“非阻塞賦值”。

　　#6： 不要在兩個(gè)或兩個(gè)以上always塊里面對(duì)同一個(gè)變量進(jìn)行賦值。

　　#7： 使用$strobe以顯示已被“非阻塞賦值”的值。

　　#8： 不要使用#0延遲的賦值。