HDL(Hardware Description Language),是硬件描述語言。顧名思義,硬件描述語言就是指對硬件電路進(jìn)行行為描述、寄存器傳輸描述或者結(jié)構(gòu)化描述的一種新興語言。HDL文本輸入硬件描述語言是用文本的形式描述硬件電路的功能,信號連接關(guān)系以及時序關(guān)系。它雖然沒有圖形輸入那么直觀,但功能更強(qiáng),可以進(jìn)行大規(guī)模,多個芯片的數(shù)字系統(tǒng)的設(shè)計。常用的HDL有ABEL,VHDL和Verilog HDL等。
在集成電路設(shè)計(特別是超大規(guī)模集成電路的計算機(jī)輔助設(shè)計)的電子設(shè)計自動化領(lǐng)域中,Verilog是一種硬件描述語言,可以用它來對電子系統(tǒng)進(jìn)行描述。Verilog是電氣電子工程師學(xué)會(IEEE)標(biāo)準(zhǔn)之一。
Verilog能夠在多種抽象級別對數(shù)字邏輯系統(tǒng)進(jìn)行描述:既可以在晶體管級、邏輯門級進(jìn)行描述,也可以在寄存器傳輸級對電路信號在寄存器之間的傳輸情況進(jìn)行描述。除了對電路的邏輯功能進(jìn)行描述,Verilog代碼還能夠被用于邏輯仿真、邏輯綜合,其中后者可以把寄存器傳輸級的Verilog代碼轉(zhuǎn)換為邏輯門級的網(wǎng)表,從而方便在現(xiàn)場可編程邏輯門陣列上實現(xiàn)硬件電路,或者讓硬件廠商制造具體的專用集成電路。設(shè)計人員還可以利用Verilog的擴(kuò)展部分Verilog-AMS進(jìn)行模擬電路和混合信號集成電路的設(shè)計。