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高速串行接口設(shè)計(jì)的高效時(shí)鐘解決方案

作者: 時(shí)間:2010-04-13 來源:網(wǎng)絡(luò) 收藏

數(shù)字系統(tǒng)的師們面臨著許多新的挑戰(zhàn),例如使用采用了器/解串器(SERDES)技術(shù)的來取代傳統(tǒng)的并行總線架構(gòu)?;赟ERDES的增加了帶寬,減少了信號(hào)數(shù)量,同時(shí)帶來了諸如減少布線沖突、降低開關(guān)噪聲、更低的功耗和封裝成本等許多好處。而SERDES技術(shù)的主要缺點(diǎn)是需要非常精確、超低抖動(dòng)的元件來提供用于控制高數(shù)據(jù)速率信號(hào)所需的參考。即使嚴(yán)格控制元件布局,使用長(zhǎng)度短的信號(hào)并遵循信號(hào)走線限制,這些的抖動(dòng)余地仍然是非常小的。

本文引用地址:http://m.butianyuan.cn/article/151942.htm

固定頻率振蕩器可用于很多通用的SERDES標(biāo)準(zhǔn);但是,這些價(jià)格昂貴。此外,這種做法缺乏靈活性,并且使調(diào)試、測(cè)試和生產(chǎn)變得困難。

另一種是使用可編程器件,如萊迪思的ispClock系列,以及一個(gè)低成本的CMOS振蕩器。ispClock器件具有超低抖動(dòng)特性,同時(shí)保留了用戶可編程器件所提供的靈活性,從而滿足SERDES的一系列要求。本文將解釋如何更有效地使用可編程時(shí)鐘器件,實(shí)現(xiàn)各種基于SERDES的參考時(shí)鐘子系統(tǒng)。下面將詳細(xì)研究一個(gè)XAUI的應(yīng)用示例。

SERDES參考時(shí)鐘源的挑戰(zhàn)

無論是在一個(gè)FPGA、SoC還是ASSP中,為任何基于SERDES的協(xié)議選擇一個(gè)參考時(shí)鐘源都是非常具有挑戰(zhàn)性的。器件成本、通過耦合信號(hào)使得噪聲最小化、超低抖動(dòng)要求、由于信號(hào)長(zhǎng)度匹配的要求而對(duì)走線的限制、考慮周全的電源供電設(shè)計(jì)(包括噪聲的考慮、元件布局上的限制、信號(hào)布線的要求和電源去耦)以及測(cè)試/生產(chǎn)要求,這些都必須考慮到并對(duì)各個(gè)因素的利弊進(jìn)行權(quán)衡分析。

傳統(tǒng)驅(qū)動(dòng)SERDES參考時(shí)鐘的方法是使用一個(gè)真正的差分輸出振蕩器,特別選擇固定適合的頻率,來實(shí)現(xiàn)低抖動(dòng)和較小的相位噪聲。該非常昂貴而且不夠靈活,無法在以后的設(shè)計(jì)中再次使用。固定的解決方案,就其本質(zhì)而言也限制了靈活性,為一種接口而設(shè)計(jì)的時(shí)鐘系統(tǒng)不能方便地在另一個(gè)新的設(shè)計(jì)中使用。相反,新的設(shè)計(jì)必須從頭開始,還可能需要使用不同的器件、不同的架構(gòu)或改變電路板原來的布局布線和走線規(guī)范。備貨、測(cè)試和生產(chǎn)也會(huì)更加復(fù)雜:固定頻率器件需要預(yù)備多個(gè)器件以符合不同標(biāo)準(zhǔn),從而增加了生產(chǎn)費(fèi)用。如果器件不能更改時(shí)鐘頻率或不能覆蓋整個(gè)時(shí)鐘輸出范圍,那么子系統(tǒng)的測(cè)試和調(diào)試會(huì)更加困難。

固定頻率、低抖動(dòng)差分振蕩器采用的工藝通常不包括產(chǎn)生輸出頻率的內(nèi)部PLL電路,因而這些器件在頻域分析中會(huì)有噪聲邊帶和多重模式分布。同時(shí)尋找理想的終端和差分I/O邏輯標(biāo)準(zhǔn)并保持穩(wěn)定的電源供電也同樣存在挑戰(zhàn)。根據(jù)參數(shù)規(guī)格、數(shù)量、包裝和溫度范圍,這些振蕩器成本在12美元至50美元。

像萊迪思半導(dǎo)體公司的ispCLOCK 5406D這樣一種新興的可編程邏輯器件,提供了靈活、超低抖動(dòng)和低成本的解決方案來驅(qū)動(dòng)SERDES參考時(shí)鐘。這些器件和低成本的CMOS振蕩器能夠滿足FPGA、SoC和ASSP的SERDES參考時(shí)鐘所需的嚴(yán)格超低抖動(dòng)要求。此外,這種增強(qiáng)型的應(yīng)用實(shí)現(xiàn)保持了器件低成本的同時(shí)還簡(jiǎn)化了設(shè)計(jì)、測(cè)試和生產(chǎn)。由于這些器件是可編程的,因而可以僅通過對(duì)時(shí)鐘進(jìn)行不同功能的編程來實(shí)現(xiàn)設(shè)計(jì)重用。例如:輸出可以改為不同的標(biāo)準(zhǔn)――可能是從LVDS變?yōu)長(zhǎng)VPECL――使用不同接口代替昂貴的晶振。基于ispClock的設(shè)計(jì)可以在多個(gè)未來的設(shè)計(jì)中使用,以縮短產(chǎn)品上市時(shí)間、降低庫(kù)存并簡(jiǎn)化生產(chǎn)制造。甚至可以實(shí)現(xiàn)現(xiàn)場(chǎng)的功能更改,實(shí)現(xiàn)便捷的更改、升級(jí)并提高服務(wù)質(zhì)量。由于這些時(shí)鐘器件有多個(gè)帶有單獨(dú)相位偏移和時(shí)間偏移的輸出,因而可以“覆蓋”很廣的測(cè)試范圍,能更好地確定元件的容限值,實(shí)現(xiàn)更穩(wěn)定的系統(tǒng)。

一個(gè)采用低成本的振蕩器和一個(gè)ispClock5400D器件的系統(tǒng)示例如下面圖1所示。振蕩器通過使用一些電容和鐵氧體磁環(huán)來實(shí)現(xiàn)去耦并隔離電源噪聲。單端振蕩器輸出與分壓器一起為時(shí)鐘器件上的參考輸入提供一個(gè)差分信號(hào)。將參考信號(hào)布線盡可能的靠近,可以盡可能地減少共模噪聲,提高信號(hào)的完整性。

圖1:低成本振蕩器和ispClock5400D超低抖動(dòng)參考時(shí)鐘。
圖1:低成本振蕩器和ispClock5400D超低抖動(dòng)參考時(shí)鐘。

使用ispClock5406D實(shí)現(xiàn)XAUI參考時(shí)鐘源

通常我們能在XAUI設(shè)計(jì)中找到SERDES應(yīng)用。XAUI SERDES的工作頻率為3.125GHz,并有0.35 UI(單位間隔)的嚴(yán)格的抖動(dòng)要求,一個(gè)單位間隔為一個(gè)完整的波形周期。(3.125 GHz的周期是1/3.125GHz或320ps。那么320ps的0.35 UI就是120ps)。一種常見的建立片上3.125GHz SERDES時(shí)鐘的方法是利用一個(gè)精確的輸入?yún)⒖紩r(shí)鐘,時(shí)鐘頻率為1/10的SERDES速率或312.5MHz。該參考時(shí)鐘必須足夠精確,以保證SERDES設(shè)計(jì)能滿足XAUI規(guī)范的嚴(yán)格抖動(dòng)要求。

isp5406D可通過基于GUI的設(shè)計(jì)軟件(萊迪思的PAC - Designer 5.2)輕松配置。配置ispClock5406D的GUI如圖2所示??赏ㄟ^該器件的框圖定義不同的配置選項(xiàng)。用戶只需簡(jiǎn)單地雙擊框圖中的功能,然后會(huì)打開一個(gè)對(duì)話框,顯示該功能的各種可編程選擇。例如,在右上角的對(duì)話框中,用戶可以輸入?yún)⒖紩r(shí)鐘頻率和反饋信號(hào)源。

圖2:PAC-Designer 5.2中顯示的萊迪思ispClock5406D框圖。

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