高速DSP串行外設(shè)接口設(shè)計

　　4．1寄存器整體電路設(shè)計

　　下面是部分Verilog HDL源代碼．描述了數(shù)據(jù)傳輸時相關(guān)寄存器的功能設(shè)置：先是對復(fù)位時各個寄存器的初始值，接下來是對寄存器進行功能設(shè)計．和數(shù)據(jù)傳輸時候產(chǎn)生的中斷使能和標志位的設(shè)計。

　　4．2整體時序仿真

　　將上述Verilog代碼編譯，再寫上對應(yīng)測試代碼進行驗證。圖5是寄存器的寫操作的整體時序仿真波形圖．驗證了上述代碼正確可行。

　　圖5寫操作整體時序仿真

　　5 結(jié)論

　　本文作者的創(chuàng)新點是改進了硬件觸發(fā)器的結(jié)構(gòu)．用三態(tài)門和傳輸門取代那種單一MOS管的結(jié)構(gòu)。首次應(yīng)用到TMS320LF2407芯片串行外設(shè)接口上，降低工作電壓到3.3V，加快數(shù)據(jù)傳輸，而且還有相應(yīng)的反饋信號，進一步完善了觸發(fā)器結(jié)構(gòu)。同時有很好的可移植性好。具有充分的可裁剪性，本設(shè)計運行可靠，達到預(yù)期的效果。