基于Nios II的AT24C02接口電路設計

0 引 言
在實際的應用中，為了保護現場，經常需要將系統(tǒng)斷電之前的工作狀態(tài)與重要運行數據保存在非易失存貯器中，以便在下次開機時，能恢復到原來的工作狀態(tài)。針對這種保存的數據量不大和存儲速度要求不高的特點，可采用“NiosⅡ+AT24C02設計方案進行設計。本文在討論了I2C通信協(xié)議的基礎上，利用FPGA技術，設計了NiosⅡ與AT24C02”之間進行通信的接口電路。本接口電路能產生基于I2C通信協(xié)議的讀寫操作時序，成功實現了對AT24C02的讀寫功能。由于所有的時序，都是由硬件產生，因此，本設計具有控制簡單、成本低廉等特點。

1 AT24C02A芯片簡介
AT24C02A芯片，是由ATMEL公司生產的基于I2C總線型的串行電可擦除的可編程存儲器(EEPROM)，內部含有2Kbit的存儲單元，是通過二根線(SDL與SCL)與外部I2C控制器交換數據。
AT24C02A芯片的主要特性如下：
低電壓和標準電壓操作
-2．7(VCC=2．7V至5．5V)
-1．8(VCC=1．8V至5．5V)
片內存儲容量為256×8 bit(2K)
2線串行接口
施密特觸發(fā)器，過濾輸入的噪聲抑制
雙向數據傳輸協(xié)議
100 kHz(1．8V、2．5V、2．7V)和400 kHz(5V)兼容性
寫保護引腳的硬件數據保護。

2 I2C通信協(xié)議
2．1 I2C通信協(xié)議簡介
AT24C02A器件采用成本低廉的I2C(Inter integrat-ed Circuit)總線通信協(xié)議，即利用串行數據線(SDA)和串行時鐘線(SCL)成功實現了主模塊與從模塊之間數據通信，圖1為I2C通信協(xié)議的時序圖。由圖可知，完成一次數據的傳輸必須要經歷啟動、數據傳輸與停止三個基本的過程：當串行時鐘線(SCL)為高電平時，串行數據線(SDA)從高電平變成低電平，“啟動”I2C通信；當串行時鐘線(SCL)為高電平時，串行數據線(SDA)從低電平變成高電平，“停止”I2C通信；在數據的傳輸過程中，串行數據線(SDA)上的數據的改變，只能在串行時鐘線(SCL)為低電平期間完成。