BIST在SoC片上嵌入式微處理器核上的應(yīng)用
加入技術(shù)交流群
隨著科技的不斷發(fā)展，集成電路的制造工藝和設(shè)計(jì)水平得到了飛速提高，設(shè)計(jì)者能夠?qū)⒎浅?fù)雜的功能集成到硅片上。將PCB板上多塊芯片的系統(tǒng)集成到一塊芯片內(nèi)部，這個(gè)芯片就是系統(tǒng)級(jí)芯片，即SoC(System on Chip)。SoC芯片的特點(diǎn)主要有兩方面：第一是其高度的復(fù)雜性，第二是大量運(yùn)用可重用的IP(Intellectual Property)模塊。以往的芯片設(shè)計(jì)往往只專注于某個(gè)特定功能的模塊設(shè)計(jì)，例如壓縮／解壓、無線模塊、網(wǎng)絡(luò)模塊等。而一塊SoC芯片的功能可能是多個(gè)獨(dú)立模塊的總和。另外，芯片的制造需要經(jīng)歷化學(xué)、冶金、光學(xué)等工藝過程，在這些過程中可能引入物理缺陷導(dǎo)致其不能正常工作。因此對(duì)芯片的測試成為必不可少的環(huán)節(jié)?？蓽y性設(shè)計(jì)(Design ForTest，DFT)是在芯片的設(shè)計(jì)階段就考慮以后測試的需要，使芯片測試更加容易和充分，并降低測試成本。一個(gè)SoC包含各種可復(fù)用的功能IP核，其中嵌入式微處理器核是其中的關(guān)鍵部分，大部分都嵌有一個(gè)或多個(gè)微處理器核以獲得最好的性能。所以，對(duì)微處理器核可測性問題的研究越來越迫在眉睫。
1 傳統(tǒng)測試方法
20世紀(jì)七八十年代之前，集成電路還都是小規(guī)模電路時(shí)，測試大都通過加入激勵(lì)，探測相應(yīng)的方式來完成。這種方式在電路規(guī)模不大并且頻率不快的情況下還是可行的，但是隨著集成電路規(guī)模的增長，功能驗(yàn)證內(nèi)容增多，或者需要使用異步激勵(lì)信號(hào)時(shí)，這樣的測試方式就存在局限性。為了提高故障點(diǎn)的測試覆蓋率，出現(xiàn)了自動(dòng)向量生成(ATPG)工具。運(yùn)用ATPG算法以及強(qiáng)大的計(jì)算機(jī)，可以檢測到盡可能多的故障點(diǎn)。隨著芯片規(guī)模的增長，芯片門數(shù)相對(duì)于引腳數(shù)目的比例變得太懸殊，只通過輸入／輸出引腳進(jìn)行測試的方法幾乎不能再應(yīng)用了，于是出現(xiàn)了另外一種基于掃描的測試技術(shù)――DFT。但當(dāng)掃描鏈很長而且數(shù)量很多時(shí)，單芯片測試時(shí)間還是很長。同時(shí)高級(jí)測試儀器的價(jià)格急速攀升，使得BIST(Built-In Self-Test)即片內(nèi)測試方法的產(chǎn)生成為必然。
2 幾種常用的BIST方法及其優(yōu)缺點(diǎn)
片內(nèi)測試是節(jié)省芯片測試時(shí)間和成本的有效手段，外部測試的測試速度以每年12％的幅度增長，而片內(nèi)芯片的速度以每年30％的幅度增長，這一矛盾進(jìn)一步推動(dòng)了BIST的應(yīng)用。由于SoC芯片內(nèi)部的IP種類繁多，對(duì)不同的IP核采用不同的BIST測試方法。采用BIST技術(shù)的優(yōu)點(diǎn)在于：降低測試成本、提高錯(cuò)誤覆蓋率、縮短測試時(shí)間、方便客戶服務(wù)和獨(dú)立測試。目前BIST測試方法主要有MemBIST和LogicBIST。
2．1 MemBIST
MemBIST是面向嵌入式芯片存儲(chǔ)器的測試方式，用于測試存儲(chǔ)器工作是否正常。芯片內(nèi)部有一個(gè)BISTController，用于產(chǎn)生存儲(chǔ)器測試的各種模式和預(yù)期的結(jié)果，并比較存儲(chǔ)器的讀出結(jié)果和預(yù)期結(jié)果。MemBIST可分為RAMBIST和ROMBIST。目前較常用的存儲(chǔ)器BIST算法有March算法及其變種。業(yè)界常用的工具有Mentor Graphics的MBIST Architecture。
2．1．1 RAMBIST測試結(jié)構(gòu)
用RAM實(shí)現(xiàn)的數(shù)據(jù)Cache和指令Cache均使用普通的BIST方法。因?yàn)檫@兩個(gè)RAM的結(jié)構(gòu)完全相同，因此為了減少面積消耗，只使用一組測試電路。在測試時(shí)有外部信號(hào)TE0、TE1分別控制RAM1、RAM2是否處于測試狀態(tài)，TE0、TE1不能同時(shí)有效。測試電路結(jié)構(gòu)如圖1所示。
控制器在外部輸入信號(hào)BIST的控制下，產(chǎn)生讀寫控制信號(hào)、訪問地址和測試碼，對(duì)RAM的相應(yīng)數(shù)據(jù)進(jìn)行壓縮分析，并將得到的特征值與存放在芯片中的標(biāo)準(zhǔn)特征值比較。通過兩個(gè)I／O口報(bào)告測試結(jié)果，還實(shí)現(xiàn)了初步的故障診斷功能。當(dāng)發(fā)現(xiàn)有故障時(shí)，通過TAP控制器，可以將出錯(cuò)的地址移出芯片，為進(jìn)一步的故障診斷和修復(fù)提供信息。
評(píng)論