基于DSP的高性能通用并行彈載計(jì)算機(jī)設(shè)計(jì)與實(shí)現(xiàn)

摘要：為滿足彈上信號(hào)處理領(lǐng)域不斷增長(zhǎng)的任務(wù)需求并適應(yīng)不同的應(yīng)用場(chǎng)合，設(shè)計(jì)高性能通用并行計(jì)算機(jī)，進(jìn)而構(gòu)建各類信號(hào)處理系統(tǒng)是一種趨勢(shì)。基于時(shí)共享總線和分布式兩種并行結(jié)構(gòu)的理論分析，結(jié)合信號(hào)處理系統(tǒng)的特點(diǎn)，設(shè)計(jì)了一種高性能通用并行彈載計(jì)算機(jī)，它具有標(biāo)準(zhǔn)化、模塊化、可擴(kuò)展、可重構(gòu)、混合并行模式、多層次互聯(lián)的特性，通過(guò)構(gòu)建典型彈載計(jì)算機(jī)驗(yàn)證了這些特性。
關(guān)鍵詞：彈載計(jì)算機(jī)；并行處理；TS201；FPGA

0 引 言
隨著技術(shù)的發(fā)展，在導(dǎo)彈控制和通信等領(lǐng)域，需要處理的任務(wù)規(guī)模越來(lái)越大。雖然隨著VLSI技術(shù)的發(fā)展，已產(chǎn)生了運(yùn)算能力達(dá)每秒幾十億次的處理器，但還遠(yuǎn)遠(yuǎn)不能滿足這些領(lǐng)域的需求。而VLSI技術(shù)的發(fā)展已受到其開(kāi)關(guān)速度的限制，進(jìn)一步提高處理器主頻遇到的困難越來(lái)越大。為此，把用于大型計(jì)算機(jī)的并行處理技術(shù)應(yīng)用到信號(hào)處理中來(lái)，在信號(hào)處理系統(tǒng)中引入并行多處理器技術(shù)是必然趨勢(shì)。傳統(tǒng)彈載計(jì)算機(jī)一般針對(duì)特定場(chǎng)合，先確定算法，再根據(jù)算法確定系統(tǒng)結(jié)構(gòu)，由于系統(tǒng)結(jié)構(gòu)與算法嚴(yán)格相關(guān)，因此通用性較差。隨著一些標(biāo)準(zhǔn)技術(shù)(標(biāo)準(zhǔn)板型、接口、互聯(lián)協(xié)議等)在彈上控制系統(tǒng)中的應(yīng)用，設(shè)計(jì)標(biāo)準(zhǔn)化、模塊化的通用型計(jì)算機(jī)成為了可行。而且所設(shè)計(jì)的還要可擴(kuò)展、可重構(gòu)，進(jìn)而根據(jù)不同的應(yīng)用場(chǎng)合和算法構(gòu)建各種彈載計(jì)算機(jī)系統(tǒng)。

1 并行彈載計(jì)算機(jī)處理結(jié)構(gòu)模型
普遍的兩種并行處理結(jié)構(gòu)如圖1所示，一種是共享總線結(jié)構(gòu)，另一種是分布式并行結(jié)構(gòu)。其中，P(Proces-sor)：處理器；M(Memory)：存儲(chǔ)器；MB(Memory Bus)：存儲(chǔ)器總線；NIC(Network Interface Circuitry)：網(wǎng)絡(luò)接口電路。共享總線結(jié)構(gòu)中多個(gè)處理器P經(jīng)由高速總線連向共享存儲(chǔ)器，每個(gè)處理器等同地訪問(wèn)共享存儲(chǔ)器、I／O設(shè)備和操作系統(tǒng)服務(wù)。分布式并行結(jié)構(gòu)中多個(gè)處理節(jié)點(diǎn)通過(guò)高通信帶寬、低延遲的定制網(wǎng)絡(luò)互聯(lián)，每個(gè)處理節(jié)點(diǎn)都有物理上的分布存儲(chǔ)器，節(jié)點(diǎn)間通過(guò)消息傳遞相互作用。

并行處理的目的是采用多個(gè)處理器同時(shí)對(duì)任務(wù)處理，從而減小任務(wù)執(zhí)行時(shí)間，它主要反映在加速比(S)和并行效率(E)上。加速比是指對(duì)于一個(gè)特定應(yīng)用，并行算法的執(zhí)行速度相對(duì)串行算法加快了很多倍。效率則是針對(duì)每個(gè)處理器來(lái)衡量的。依據(jù)并行處理中可擴(kuò)放性(Sealability)評(píng)測(cè)的等效率度量標(biāo)準(zhǔn)可從理論上評(píng)測(cè)這兩種結(jié)構(gòu)。