基于顯式并行指令計(jì)算結(jié)構(gòu)的密碼算法設(shè)計(jì)
目前,在多數(shù)保密通信沒(méi)備中,主要采用通用CPU和專用硬件電路控制密碼專用芯片來(lái)實(shí)現(xiàn)兩種方式的密碼運(yùn)算。采用前者控制密碼專用芯片時(shí),需要選用一種具有靈活性高、維護(hù)容易、升級(jí)方便等特點(diǎn)的性能優(yōu)良的通用微處理器GPP(General Purpose Processor),但由于通用微處理器指令的局限性,使密碼專用芯片達(dá)不到其最佳性能,嚴(yán)重影晌了保密通信的速度;采用專用硬件電路直接控制密碼專用芯片,雖然可使密碼專用芯片的性能達(dá)到最高,但由于其功能只依賴于密碼專用芯片及其外圍器件,使得靈活性差、開(kāi)發(fā)周期比較長(zhǎng)。
由此可見(jiàn),無(wú)論采用上面哪種方式,由于密碼專用芯片的運(yùn)算處理與控制分離,限制了密碼數(shù)據(jù)處理性能,制約了系統(tǒng)整體速度。針對(duì)上述問(wèn)題,通過(guò)分析多種密碼算法,本文提出一種基于處理器設(shè)計(jì)思想的顯式并行指令計(jì)算結(jié)構(gòu)(EPIC的可編程密碼處理器架構(gòu),實(shí)現(xiàn)了速度與靈活性的折衷。
1 密碼算法分析
1.1 典型的密碼算法及其應(yīng)用
現(xiàn)針對(duì)七種分組密碼算法和兩種雜湊函數(shù)即DES、IDEA、Rijndael、RC6、Serpent、Twofish、Mars、MD5和SHA進(jìn)行分析。
分組密碼算法是一個(gè)將比特明文映射成n比特密文的雙射函數(shù),n為其分組長(zhǎng)度,它的加密與解密過(guò)程具有相同的密鑰,因此又稱為對(duì)稱密碼算法。而雜湊函數(shù)是一種將任意長(zhǎng)度的消息壓縮為某一固定長(zhǎng)度的消息摘要的函數(shù),它主要用十?dāng)?shù)字簽名、消息的完整性檢測(cè)和消息的起源認(rèn)證檢測(cè)等方面。
DES算法(數(shù)據(jù)加密標(biāo)準(zhǔn))是第一代公開(kāi)的完全說(shuō)明實(shí)現(xiàn)細(xì)節(jié)的被世界公認(rèn)的分組密碼算法。其最初設(shè)計(jì)者是IBM公司,并取得了它的專利權(quán)。在隨后的二十多年中,DES算法作為一種典型的分組密碼算法,被廣泛地應(yīng)用于保護(hù)商業(yè)數(shù)據(jù)的安全(如銀行系統(tǒng)等)。
IDEA算法(國(guó)際數(shù)據(jù)加密算法)公布于1992年,足IPES標(biāo)準(zhǔn),因廣泛應(yīng)用于email加密認(rèn)證軟件(PGP)中而聞名。
Riindael是1998年公布的,并于2000年在由NIST(美國(guó)國(guó)家標(biāo)準(zhǔn)技術(shù)研究所)主持的AES評(píng)選中獲勝,此后Rijndael算法也稱為AES算法,成為逐漸代替DES的新的加密標(biāo)準(zhǔn)。
RC6、Serpent、Twofish和Mars算法是與Rijndael算法一起參評(píng)的AES候選算法,它們都不同程度地體現(xiàn)了分組密碼算法的設(shè)計(jì)原則,對(duì)應(yīng)用密碼學(xué)的發(fā)展產(chǎn)生了相當(dāng)大的影響。
MD5消息摘要函數(shù)是由RSA算法的設(shè)計(jì)者之一Rivest提出的一種單向散列函數(shù),它不基于任何假設(shè)和密碼體制,采用了直接構(gòu)造的方法,處理速度非常快。
SHA是1993年公布的聯(lián)邦信息處理標(biāo)準(zhǔn)(FIPS-180)的安全散列標(biāo)準(zhǔn),由NIST提出并于1995年推出了其修訂版,通稱為SHA-1。
1.2 密碼算法中的基本操作
在分析上述算法的基礎(chǔ)上,提取出各個(gè)算法的核心操作類型,并總結(jié)出它們的基本操作分別為以下六類:S盒操作、比特置換操作、算術(shù)運(yùn)算、邏輯運(yùn)算、移位操作和有限域乘法運(yùn)算。其中算術(shù)運(yùn)算包括模加/減和模乘運(yùn)算,邏輯運(yùn)算則由‘與 i、‘或 i、‘非 i和‘異或 i組成,表1詳細(xì)列出了它們?cè)诟鞣N算法中的具體應(yīng)用,如DES算法中主要使用了S盒操作、比特置換、異或和移位操作。
2 可編程密碼處理器體系結(jié)構(gòu)設(shè)計(jì)
在典型的可編程密碼處理器結(jié)構(gòu)(AFPC)中,EPIC結(jié)構(gòu)開(kāi)發(fā)的是標(biāo)量操作之間的隨機(jī)并發(fā)性,并且增加了功能部件的個(gè)數(shù)。不相關(guān)的指令由編譯顯式地編入到一個(gè)超長(zhǎng)的機(jī)器指令字中,并發(fā)射到流水線,在各個(gè)功能部件中并發(fā)執(zhí)行,指令級(jí)并行度為4~8。這種結(jié)構(gòu)的硬件控制相對(duì)簡(jiǎn)單,在計(jì)算密集型應(yīng)用時(shí)內(nèi)在并行性很明顯。且不需要很多轉(zhuǎn)移預(yù)測(cè)。在這種結(jié)構(gòu)上運(yùn)行指令能夠達(dá)到較高的實(shí)際指令級(jí)并行度。正是由于以上特點(diǎn),EPIC結(jié)構(gòu)在很大程度上符合了密碼算法的需求,即計(jì)算密集且順序執(zhí)行。
可編程密碼處理器體系結(jié)構(gòu)的硬什結(jié)構(gòu)如圖1所示,整個(gè)處理器包括三部分:數(shù)據(jù)通路、控制單元和輸入/輸出接口電路。
數(shù)據(jù)通路是處理器的關(guān)鍵部件之一,包含F(xiàn)UO~FU5共6個(gè)可并行執(zhí)行的功能單元、32個(gè)32bit通用寄存器、4×32個(gè)32bit密鑰寄存器和回寫(xiě)單元。
功能單元是處理器執(zhí)行指令運(yùn)算的核心,由若干個(gè)密碼運(yùn)算模塊組成。其中,F(xiàn)UO~FU3內(nèi)部運(yùn)算模塊的組成與結(jié)構(gòu)完全相同,輸入為3個(gè)32bit運(yùn)算數(shù)據(jù),其中2個(gè)來(lái)自通用寄存器堆、1個(gè)來(lái)自密鑰寄存器堆,輸出的運(yùn)算結(jié)果亦為32bit。FUO~FU3內(nèi)部分別設(shè)置了7個(gè)運(yùn)算模塊,分別為S盒運(yùn)算模塊、模加,減運(yùn)算模塊、模乘運(yùn)算模塊、32bit移位運(yùn)算模塊、有限域乘法運(yùn)算模塊、二輸入邏輯運(yùn)算模塊、三輸入邏輯運(yùn)算模塊。FU4內(nèi)部設(shè)置了1個(gè)128bit,置換運(yùn)算模塊,輸入為12個(gè)32bit運(yùn)算數(shù)據(jù),其中8個(gè)來(lái)自通用寄存器堆,4個(gè)來(lái)自密鑰寄存器堆。FU5內(nèi)部設(shè)置了1個(gè)128bit移位運(yùn)算模塊,輸入也為12個(gè)32bit運(yùn)算數(shù)據(jù),其中8個(gè)來(lái)自通用寄存器堆,4個(gè)來(lái)自密鑰寄存器堆。
上述這些運(yùn)算模塊功能不是單一的,而是可重構(gòu)的。表2中給出了4個(gè)可重構(gòu)運(yùn)算模塊所支持的模式。
除了上述運(yùn)算模式可重構(gòu)外,各運(yùn)算模塊根據(jù)具體情況還支持運(yùn)算前增加‘異或 i操作、運(yùn)算后增加‘異或 i操作或者運(yùn)算前后都增加‘異或 i操作。由于‘異或 i操作延時(shí)很小,它的加入并不影響運(yùn)算的關(guān)鍵路徑,這就使得密碼運(yùn)算時(shí)減少了單一‘異或 i操作的時(shí)鐘,從而減少了整個(gè)運(yùn)算的時(shí)鐘數(shù),并且不影響整體性能。表3中給出了Rijndael算法輪運(yùn)算流程,采用有限域乘法運(yùn)算后加入‘異或 i操作,時(shí)鐘周期數(shù)由4減為3,10輪運(yùn)算將減少10個(gè)時(shí)鐘周期。
控制單元完成指令存取、指令譯碼、指令存儲(chǔ)器地址生成等工作,協(xié)調(diào)處理器內(nèi)部指令與外部用戶命令正確執(zhí)行。
輸入/輸出接口電路包括16個(gè)32bit輸入寄存器、16個(gè)32bit輸出寄存器、4個(gè)數(shù)據(jù) 長(zhǎng)度計(jì)數(shù)器、1個(gè)32bit命令寄存器等,完成指令、運(yùn)算數(shù)據(jù)從32bit數(shù)據(jù)總線裝載到指令存 儲(chǔ)器和輸人寄存器以及運(yùn)算結(jié)果從內(nèi)部通用寄存器寫(xiě)入輸出寄存器等操作。
評(píng)論