應用于頻率合成器的寬分頻比CMOS可編程分頻器設計
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2 電路版圖設計及仿真結果
2．1 可編程分頻器版圖設計
整體可編程分頻器的版圖如圖8所示，由于分頻器中各單元電路都是差分結構，需要考慮到器件的匹配設計，同時對單元電路需要合理布局，以減小關鍵路徑的連線延遲和節(jié)省版圖面積。本文引用地址：http://m.butianyuan.cn/article/156400.htm
2．2 可編程分頻器仿真結果
本文的仿真結果是在提取版圖寄生參數(shù)后，進行后仿真得到的結果。最高工作頻率可達4．5 GHz，在工作電壓2．5 V下消耗功率約為19 mW。圖9是工作頻率在4．5 GHz下，4／5分頻器的后仿真波形。圖10是可編程分頻器在4．5 GHz下，分頻比為450，P計數(shù)器預置數(shù)112，S計數(shù)器預置數(shù)2時的工作波形。從圖中可看出整個可編程分頻器能夠在4．5 GHz下實現(xiàn)正確的分頻。
3 結語
對于射頻頻段的頻率綜合器，分頻器成為了制約環(huán)路速度的一個瓶頸。本文通過對吞脈沖結構的可編程分頻器的檢測和置數(shù)邏輯電路的改進，使得分頻器的工作速度可以達到4．5 GHz，滿足了多標準移動數(shù)字電視接收機調諧芯片的系統(tǒng)設計指標，同時由于該分頻器具有連續(xù)的寬分頻比，使其也可應用于其他射頻無線收發(fā)芯片中。同時，采用SCL結構的模擬電路實現(xiàn)整個可編程分頻器使得芯片面積較小，約為106 μm×187μm。
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