基于FPGA的MⅢ總線與RS422通信協(xié)議轉(zhuǎn)換板的設(shè)計

該轉(zhuǎn)換板的讀寫時序可用VerilogHDL語言描述，然后采用有限狀態(tài)機(jī)實現(xiàn)上述操作，并用Quartus II進(jìn)行時序仿真，其仿真波形如圖5所示。本文采用的是用時鐘同步輸出信號的Moore型狀態(tài)機(jī)，該方式可有效消除狀態(tài)機(jī)輸出信號的毛刺。

3．4 接口電平轉(zhuǎn)換電路
由于FPGA可編程器件的輸入／輸出電平通常是3．3 V，而對接MIII總線設(shè)備是OC門輸入／輸出。OC門又稱集電極開路(漏極開路)電路，其內(nèi)部電壓為+5 V。所以，F(xiàn)PGA的輸入／輸出需要進(jìn)行兩次電壓轉(zhuǎn)換。
其中，第一次電壓轉(zhuǎn)換是把FPGA輸入／輸出電平的3．3 V轉(zhuǎn)換為5 V電平。由于數(shù)據(jù)信號是讀寫雙向的，而地址和控制信號是單向的(由MIII總線發(fā)送到對接MIII總線設(shè)備)，因此，其數(shù)據(jù)信號應(yīng)當(dāng)用74LS245芯片來進(jìn)行轉(zhuǎn)換，而地址和控制線則應(yīng)用74LS244芯片來轉(zhuǎn)換，其電路原理如圖6所示。

由于對接MIII總線設(shè)備內(nèi)部是OC門輸入／輸出，而且由于OC門電路的輸出管的集電極懸空，使用時需外接一個上拉電阻到電源。一般情況下，OC門會使用上拉電阻以輸出高電平，此外，為了加大輸出引腳的驅(qū)動能力，選擇上拉電阻阻值的原則是降低功耗及芯片的灌電流能力應(yīng)當(dāng)足夠大，從而確保足夠的驅(qū)動電流足夠小?；诖嗽瓌t，本設(shè)計選擇上拉電阻阻值為680Ω。其具體的電平轉(zhuǎn)換電路原理圖如圖7所示。

FPGA輸入／輸出的信號，經(jīng)過以上兩個步驟的電平轉(zhuǎn)換，就能符合MIII總線對接設(shè)備的輸入／輸出信號要求。至此，只需MIII總線轉(zhuǎn)換板輸入／輸出的地址、數(shù)據(jù)和控制信號按照MIII總線時序進(jìn)行收發(fā)，就可以實現(xiàn)MIII總線通信。

4 結(jié)束語
本文介紹了某型火控電子設(shè)備的專用數(shù)據(jù)通信總線(MIII總線)轉(zhuǎn)換板的設(shè)計方法，給出了MIII總線的總線通信功能。同時介紹了應(yīng)用F-PGA實現(xiàn)MIII總線部分電路的實現(xiàn)方法。事實上，利用FPGA可簡化系統(tǒng)結(jié)構(gòu)，縮短設(shè)計周期，提高系統(tǒng)的性能和可擴(kuò)展性。目前，該轉(zhuǎn)換板經(jīng)過與某型火控電子設(shè)備聯(lián)調(diào)證明，其功能正常，工作穩(wěn)定，且已得到了用戶好評，收到了良好的社會和經(jīng)濟(jì)效益。