基于CPCI總線的多網(wǎng)口卡設(shè)計(jì)

該時(shí)鐘設(shè)計(jì)要點(diǎn)如下：
1)PCI2050B有2個(gè)獨(dú)立的時(shí)鐘域，主接口受主側(cè)輸入時(shí)鐘P_CLK的控制，從接口受從側(cè)輸入時(shí)鐘S_CLK的控制。這2個(gè)時(shí)鐘相互獨(dú)立，但保持同步，而且從側(cè)的時(shí)鐘頻率不能高于主側(cè)的時(shí)鐘頻率。P_CLK與S_CLK最大延時(shí)不得超過(guò)7ns，S_CLK不能超前P_CLK。
2)PCI2050B的從側(cè)有10個(gè)時(shí)鐘輸出S-clkout[9：0]，其中9個(gè)時(shí)鐘輸出可以供給擴(kuò)展的PCI槽，為保證時(shí)鐘輸出同步，另1個(gè)必須反饋給從側(cè)的輸入時(shí)鐘S_CLK，每一個(gè)時(shí)鐘只能驅(qū)動(dòng)一個(gè)負(fù)載。
3)為了減小時(shí)鐘的信號(hào)反射，輸出到擴(kuò)展槽的9個(gè)時(shí)鐘輸出必須在起始端加串聯(lián)電阻匹配，匹配電阻阻值與電路板特征阻抗大小有關(guān)，對(duì)65 Ω的傳輸線，選用50 Ω串聯(lián)匹配電阻。
4)為了減小這些時(shí)鐘之間的抖動(dòng)(skew)，供給擴(kuò)展槽(或擴(kuò)展設(shè)備)的9根時(shí)鐘線(9個(gè)S_clkout)與S_CLK必須等長(zhǎng)。所以，從S_clkout[9]輸出反饋至S_CLK的時(shí)鐘線長(zhǎng)度應(yīng)等于從PCI2050B的時(shí)鐘輸出引腳到擴(kuò)展設(shè)備的時(shí)鐘線的總長(zhǎng)。本模塊擴(kuò)展4個(gè)網(wǎng)口，使用PCI2050B從側(cè)的4個(gè)輸出時(shí)鐘，在PCB布線中這4根時(shí)鐘線與反饋時(shí)鐘線必須等長(zhǎng)。
2．3．2 中斷設(shè)計(jì)和IDSEL映射
PCI2050B支持9個(gè)從設(shè)備，在初始化配置空間讀寫時(shí)，PCI2050B作為上一級(jí)PCI總線的操作對(duì)象，提供了IDSEL引腳進(jìn)行器件選擇，該引腳可以連接到高24位PCI總線中的任意一根。同時(shí)，為了減少地址線的容性負(fù)載，需要在該信號(hào)連線上串接一只1 kΩ的電阻。本模塊僅擴(kuò)展一級(jí)總線，PCI2050B主側(cè)的IDSEL引腳直接連接到CPCI插座J1的IDSEL。對(duì)于二級(jí)總線側(cè)的PCI器件(本模塊為INTEL82551)，其IDSEL引腳經(jīng)過(guò)1 kΩ的電阻連接到PCI2050B的S_AD31S_ADl6引腳的任意一根。來(lái)自從側(cè)上的設(shè)備的INT線不通過(guò)橋。如果橋位于一個(gè)插入卡上，從側(cè)設(shè)備的中斷線直接接到連接器的中斷引腳(INTA#～I(xiàn)NTD#)。本模塊中，PCI2050B是一個(gè)橋設(shè)備，INTEL82551的中斷引腳直接連接到J1的中斷引腳。所有從設(shè)備的中斷線的連接與設(shè)備編號(hào)(即IDSEL線的連接)有綁定關(guān)系，對(duì)應(yīng)關(guān)系如表1所示。4片INTEL8255l的IDSEL引腳分別連接到S_AD28、S-AD29、S_AD30和S_AD31，對(duì)應(yīng)的設(shè)備編號(hào)為12、13、14、15，則器件的中斷引腳INT#對(duì)應(yīng)連接到J1的INTA#、INTB#、INTC#、INTD#。