采用LVDS高速串行總線技術(shù)的傳輸方案
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由圖2可以看出，該模塊有3個(gè)輸入信號(hào)。分別為時(shí)鐘輸入CLK、幀同步信號(hào)TFR和并行數(shù)據(jù)TCH1[7：0]。其中，CLK頻率為33MHz，經(jīng)過(guò)數(shù)字時(shí)鐘管理器(DCM)鎖相倍頻后得到串行模塊內(nèi)部時(shí)鐘CLK1X(33MHz)、CLK4XR(33×4=132MHz)和CLK4XF(33×4=132MHz)，其中CLK4XR與CLK4XF反相，與CLK1X同相。輸出為三組差分信號(hào)，分別為串行數(shù)據(jù)TCH1[P：N]、串行時(shí)鐘TCLK[P：N]和串行幀同步信號(hào)TFR[P：N]。輸入時(shí)鐘CLK信號(hào)上升沿有效，時(shí)鐘上升沿時(shí)，若幀同步信號(hào)為高電平，則鎖存輸入數(shù)據(jù)TCH1[7：O]，延時(shí)一個(gè)時(shí)鐘周期開(kāi)始發(fā)送。輸出的發(fā)送時(shí)鐘TCLK[P：N]為132MHz，雙沿有效。輸出串行數(shù)據(jù)采用小終端模式，數(shù)據(jù)低位LSB在前，幀同步信號(hào)TFR[P：N]輸出比特序列11110000，用于供接收端同步。
如圖2所示，串行發(fā)送模塊主要由LOAD_GEN、OUT_DATA、OUT_FR、OUT_CLK4個(gè)模塊組成。LOAD_GEN模塊用來(lái)產(chǎn)生并／串轉(zhuǎn)換時(shí)加載數(shù)據(jù)的選通脈沖。OUT_DATA模塊采用移位寄存器實(shí)現(xiàn)數(shù)據(jù)并／串轉(zhuǎn)換。而OUT_FR和OUT_CLK模塊分別用來(lái)產(chǎn)生串行幀同步信號(hào)和串行時(shí)鐘信號(hào)。這些模塊均使用硬件描述語(yǔ)言VHDL設(shè)計(jì)完成。
LVDS傳輸電路設(shè)計(jì)
由于LVDS總線的傳輸速率達(dá)到264Mbps，對(duì)PCB布線等方面要求特別高。本文利用高速電路仿真分析工具——Mentor Graphics公司的HyperLynx，對(duì)LVDS傳輸電路進(jìn)行了仿真設(shè)計(jì)，包含傳輸線阻抗設(shè)計(jì)、端接匹配、差分信號(hào)布線。同時(shí)考慮了接插件和傳輸電纜的選擇對(duì)數(shù)據(jù)傳輸?shù)挠绊憽?br />
LVDS信號(hào)的電壓擺幅只有350mV，為電流驅(qū)動(dòng)的差分信號(hào)工作方式，最長(zhǎng)的傳輸距離可以達(dá)到10m以上。為了確保信號(hào)在傳輸線中傳播時(shí)，不受反射信號(hào)的影響，LVDS信號(hào)要求傳輸線阻抗受控，差分阻抗為100。本系統(tǒng)應(yīng)用中，利用高速電路仿真分析工具，通過(guò)合理的設(shè)置層疊厚度和介質(zhì)參數(shù)，調(diào)整走線的線寬和線間距，計(jì)算出單線和差分阻抗結(jié)果，來(lái)達(dá)到阻抗控制的目的。 LVDS信號(hào)的拓?fù)淇梢允屈c(diǎn)到點(diǎn)單向，點(diǎn)到點(diǎn)雙向或總線型(multi—drop)。無(wú)論哪種應(yīng)用，都需要在接收端進(jìn)行端接匹配。匹配阻抗值等于差分阻抗，典型值為100。匹配電阻在這里主要起到吸收負(fù)載反射信號(hào)的作用，因此，要求距離接收端盡量靠近。在本系統(tǒng)中，利用FPGA片內(nèi)的數(shù)控阻抗(Digitally Controlled Impedance)，直接配置FPGA內(nèi)部端接阻抗值，在FPGA內(nèi)部實(shí)現(xiàn)端接匹配。這樣做不僅可以方便修改端接阻抗值大小，使端接電阻很好地匹配，而且端接電阻與接收端非?？拷?
差分信號(hào)的布線是整個(gè)傳輸電路設(shè)計(jì)的難點(diǎn)。一般來(lái)說(shuō)，按照阻抗設(shè)計(jì)規(guī)則進(jìn)行差分信號(hào)布線，就可以確保LVDS信號(hào)質(zhì)量。在實(shí)際布線當(dāng)中，LVDS差分信號(hào)布線應(yīng)遵循以下原則：
1、差分對(duì)應(yīng)該盡可能地短、走直線、減少布線中的過(guò)孔數(shù)，差分對(duì)內(nèi)的信號(hào)線間距必須保持一致，避免差分對(duì)布線太長(zhǎng)，出現(xiàn)太多的拐彎。
2、差分對(duì)與差分對(duì)之間應(yīng)該保證10倍以上的差分對(duì)間距，減少線間串?dāng)_。必要時(shí)，在差分對(duì)之間放置隔離用的接地過(guò)孔。
3、LVDS差分信號(hào)不可以跨平面分割。盡管兩根差分信號(hào)互為回流路徑，跨分割不會(huì)割斷信號(hào)的回流，但因?yàn)槿鄙賲⒖计矫娑鴮?dǎo)致阻抗的不連續(xù)。
4、盡量避免使用層間差分信號(hào)。在PCB板的實(shí)際加工過(guò)程中，由于層疊之間的層壓對(duì)準(zhǔn)精度大大低于同層蝕刻精度，以及層壓過(guò)程中的介質(zhì)流失，層間差分信號(hào)不能保證差分線之間間距等于介質(zhì)厚度，因此會(huì)造成層間差分對(duì)的差分阻抗變化。因此建議盡量使用同層內(nèi)的差分。
5．在設(shè)計(jì)阻抗時(shí)，盡量設(shè)計(jì)成緊耦合方式，即差分對(duì)線間距小于或等于線寬。
此外，在LVDS傳輸電路設(shè)計(jì)當(dāng)中應(yīng)當(dāng)選用適合差分信號(hào)的高速接插件，一方面，接插件的特征參數(shù)能夠與LVDS信號(hào)阻抗匹配，通過(guò)接插件的信號(hào)畸變很小；另一方面，能夠提供足夠的布線空間，設(shè)計(jì)PCB走線寬度和間距。例如AMP公司的Z—PACK HS3系列接插件，在電氣性能方面，比較適合高速LVDS信號(hào)互連。
本系統(tǒng)采用平衡電纜實(shí)現(xiàn)長(zhǎng)距離傳輸，然而，由于LVDS特殊的阻抗匹配要求和極低的時(shí)序偏置要求，傳統(tǒng)的電纜不能用于LVDS數(shù)據(jù)傳輸。試驗(yàn)證實(shí)雙絞線電纜性能最優(yōu)。短距離(大約0．5m)應(yīng)用時(shí)CAT3平衡雙絞線電纜效果最佳。而高于0．5m以及數(shù)據(jù)率大于500MHz時(shí)，CAT5平衡電纜效果最好。
結(jié)語(yǔ)
本文實(shí)現(xiàn)的高速數(shù)據(jù)傳輸系統(tǒng)，已成功應(yīng)用于某雷達(dá)信號(hào)處理機(jī)和上位機(jī)之間的數(shù)據(jù)傳輸，傳輸距離大于8m，單個(gè)通道數(shù)據(jù)傳輸速率達(dá)到264Mbps，5個(gè)數(shù)據(jù)通道傳輸速率總共達(dá)1．32GbpS，傳輸過(guò)程穩(wěn)定。本文引用地址：http://m.butianyuan.cn/article/157145.htm
評(píng)論