jesd204b 文章進(jìn)入jesd204b技術(shù)社區(qū)

【做信號(hào)鏈，你需要了解的高速信號(hào)知識(shí)（一）】為什么要使用LVDS或JESD204B標(biāo)準(zhǔn)？

信號(hào)鏈?zhǔn)沁B接真實(shí)世界和數(shù)字世界的橋梁。隨著ADC采樣率和采樣精度的提升，接口芯片的信號(hào)傳輸速度也越來(lái)越快，高速信號(hào)傳輸?shù)母鞣N挑戰(zhàn)慢慢浮現(xiàn)出來(lái)了。作為一個(gè)信號(hào)鏈設(shè)計(jì)或驗(yàn)證工程師，這些基本概念你一定要知道。相比傳統(tǒng)的CMOS傳輸技術(shù)，在信號(hào)鏈中引入LVDS或JESD204B，可以實(shí)現(xiàn)更高的信號(hào)傳輸速率，更低的功耗，具備更好的抗干擾性 (信噪比更佳)，而且線束數(shù)量會(huì)大幅降低。LVDS（Low-Voltage Differential Signaling ,低電壓差分信號(hào)）是美國(guó)國(guó)家半導(dǎo)體（National Se
關(guān)鍵字：信號(hào)鏈高速信號(hào) LVDS JESD204B

PolarFireR FPGA Splash套件的JESD204B串行接口標(biāo)準(zhǔn)

Microchip的PolarFireR FPGA產(chǎn)品業(yè)界認(rèn)證具有出色可靠的低功率、高安全性組件，一直被廣泛應(yīng)用于有線和無(wú)線通信、國(guó)防、航空、工業(yè)嵌入式、人工智能、圖像處理等不同范疇。本文將介紹如何在PolarFire Splash套件上實(shí)現(xiàn)JESD204B獨(dú)立設(shè)計(jì)，并搭配GUI演示應(yīng)用的電路板。此設(shè)計(jì)是使用PolarFire高速構(gòu)建的參考設(shè)計(jì)收發(fā)器模塊，以及CoreJESD204BTX和CoreJESD204BRX IP內(nèi)核。它在運(yùn)行時(shí)透過(guò)收發(fā)器將CoreJESD204BTX數(shù)據(jù)發(fā)送到CoreJESD2
關(guān)鍵字： PolarFire FPGA Splash套件 JESD204B 串行接口

FMC+標(biāo)準(zhǔn)將嵌入式設(shè)計(jì)推到全新的高度

FMC+標(biāo)準(zhǔn)將嵌入式設(shè)計(jì)推到全新的高度-　　作為使用 FPGA 和高速 I/O 的嵌入式計(jì)算設(shè)計(jì)的重要發(fā)展，名為 FMC+ 的最新夾層卡標(biāo)準(zhǔn)將把卡中的千兆位收發(fā)器（GT）的總數(shù)量從 10 個(gè)擴(kuò)展到 32 個(gè)，最大數(shù)據(jù)速率從 10Gbps 提升到 28Gbps，同時(shí)保持與當(dāng)前 FMC 標(biāo)準(zhǔn)實(shí)現(xiàn)向后兼容。
關(guān)鍵字：嵌入式 JESD204B 連接器

合適數(shù)據(jù)轉(zhuǎn)換器選擇：JESD204B與LVDS技術(shù)對(duì)比

JESD204B接口是一個(gè)串行解串器鏈路規(guī)范，允許12.5Gbps的最大數(shù)據(jù)速率傳輸。使用高級(jí)工藝（例如65nm或更小）的轉(zhuǎn)換器支持該最大數(shù)據(jù)速率，還可提高電源效率。系統(tǒng)設(shè)計(jì)人員可充分利用該技術(shù)相對(duì)于低壓差分信號(hào)（LVDS）DDR的優(yōu)點(diǎn)
關(guān)鍵字：數(shù)據(jù)轉(zhuǎn)換器 JESD204B LVDS PHY模式

JESD204B中的鏈路同步和對(duì)齊：了解控制字符

目前，將JESD204B作為高速數(shù)據(jù)轉(zhuǎn)換器首選數(shù)字接口的趨勢(shì)如火如荼。JESD204接口于2006年首次發(fā)布，2008年改版為JESD204A，2011年8月再改版為目前的JESD204B。與LVDS等以前的技術(shù)相比，該接口在效率上技高一籌，同時(shí)還
關(guān)鍵字： JESD204B 鏈路數(shù)據(jù)轉(zhuǎn)換

基于AD9680的寬帶高動(dòng)態(tài)全數(shù)字雷達(dá)接收機(jī)設(shè)計(jì)

針對(duì)某寬帶雷達(dá)數(shù)字接收機(jī)對(duì)帶寬、動(dòng)態(tài)、處理速度、多通道等指標(biāo)的需求，設(shè)計(jì)了一種基于新型ADC器件AD9680的寬帶高動(dòng)態(tài)全數(shù)字雷達(dá)接收機(jī)驗(yàn)證平臺(tái)。文中首先在搭建的平臺(tái)上對(duì)AD9680進(jìn)行全帶寬模式和數(shù)字下變頻模式的性能驗(yàn)證與結(jié)果分析，根據(jù)分析結(jié)果提出改善AD9680動(dòng)態(tài)性能的方案;其次，對(duì)AD9680兩個(gè)通道之間的同步性做了驗(yàn)證，并提出了一種針對(duì)雙通道時(shí)間偏差的優(yōu)化方法。各項(xiàng)結(jié)果表明，AD9680能滿足某寬帶雷達(dá)的應(yīng)用需求。
關(guān)鍵字： AD9680 寬帶雷達(dá)數(shù)字接收機(jī) JESD204B 數(shù)字下變頻雙通道同步

JESD204B轉(zhuǎn)換器內(nèi)確定性延遲解密

對(duì)于需要一系列同步模數(shù)轉(zhuǎn)換器(ADC)的高速信號(hào)采樣和處理應(yīng)用，轉(zhuǎn)換器具有去相位偏移和匹配延遲變化的能力至關(guān)重要。圍繞該特性展開(kāi)的系統(tǒng)設(shè)計(jì)極為關(guān)鍵，因?yàn)閺哪M采樣點(diǎn)到處理模塊之間的任何延遲失配都會(huì)使性能下
關(guān)鍵字： JESD204B ADC FPGA

基于JESD204協(xié)議的高速串行采集系統(tǒng)

摘要在通信設(shè)施、成像設(shè)備、工業(yè)儀器儀表等需要大量數(shù)據(jù)的系統(tǒng)中，要求數(shù)據(jù)轉(zhuǎn)換級(jí)提供越來(lái)越寬的分辨率和越來(lái)越高的采樣率。并行接口的物理布局和串行LVDS方法的比特率限制，給設(shè)計(jì)人員帶來(lái)技術(shù)障礙。文中基于Xili
關(guān)鍵字： GTX Xilinx VertX6 JESD204B

ADI時(shí)鐘抖動(dòng)衰減器優(yōu)化JESD204B串行接口功能

　　Analog Devices, Inc.，全球領(lǐng)先的高性能信號(hào)處理解決方案供應(yīng)商，最近推出一款高性能時(shí)鐘抖動(dòng)衰減器HMC7044，其支持JESD204B串行接口標(biāo)準(zhǔn)，適用于連接基站設(shè)計(jì)中的高速數(shù)據(jù)轉(zhuǎn)換器和現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)。JESD204B接口專門(mén)針對(duì)高數(shù)據(jù)速率系統(tǒng)設(shè)計(jì)需求而開(kāi)發(fā)，3.2 GHz HMC7044時(shí)鐘抖動(dòng)衰減器內(nèi)置可以支持和增強(qiáng)該接口標(biāo)準(zhǔn)特性的獨(dú)特功能。HMC7044提供50 fs抖動(dòng)性能，可改善高速數(shù)據(jù)轉(zhuǎn)換器的信噪比和動(dòng)態(tài)范圍。該器件提供14路低噪聲且可配置的輸出，可以靈活地
關(guān)鍵字： Analog Devices JESD204B

選擇合適的轉(zhuǎn)換器：JESD204B與LVDS對(duì)比

　　1 為不同應(yīng)用提供不同選擇　　對(duì)于數(shù)據(jù)轉(zhuǎn)換器的高速串行傳輸，不同的應(yīng)用有不同的選擇。十多年來(lái)，數(shù)據(jù)轉(zhuǎn)換器制造商一直選擇LVDS作為主要差分信號(hào)技術(shù)。盡管有些LVDS應(yīng)用可使用更高的數(shù)據(jù)速率，但目前該市場(chǎng)上的轉(zhuǎn)換器廠商可提供的最大LVDS數(shù)據(jù)速率仍然為0.8至1 Gbps。LVDS技術(shù)一直難以滿足轉(zhuǎn)換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項(xiàng)LVDS核心制造商的行業(yè)標(biāo)準(zhǔn)。該規(guī)范可作為設(shè)計(jì)人員的最佳實(shí)踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒(méi)有完全遵守LVDS
關(guān)鍵字： JESD204B LVDS 轉(zhuǎn)換器 FPGA PHY

通過(guò)整合數(shù)字前端和JESD204B的TI高集成度片上系統(tǒng) (SoC) 將數(shù)據(jù)采集速度提升3倍

　　在要求高速數(shù)據(jù)生成和采集的市場(chǎng)中，性能是關(guān)鍵。為了讓模數(shù)轉(zhuǎn)換器 (ADC)、數(shù)模轉(zhuǎn)換器 (DAC) 以及模擬前端 (AFE) 實(shí)現(xiàn)更簡(jiǎn)易的直接連接，德州儀器 (TI) 日前宣布推出基于KeyStoneTM的高集成度66AK2L06片上系統(tǒng) (SoC) 解決方案，為行業(yè)帶來(lái)更多選擇。66AK2L06 SoC集成了JESD204B接口標(biāo)準(zhǔn)，讓總體電路板封裝尺寸實(shí)現(xiàn)了高達(dá)66%的縮減。該集成也可幫助航空電子、防御系統(tǒng)、醫(yī)療以及測(cè)試與測(cè)量等市場(chǎng)領(lǐng)域的用戶開(kāi)發(fā)出具有更高性能同時(shí)能耗減少高達(dá)50% 的產(chǎn)品。此外，
關(guān)鍵字：德州儀器 JESD204B

詳解JESD204B串行接口時(shí)鐘需求及其實(shí)現(xiàn)方法

　　隨著數(shù)模轉(zhuǎn)換器的轉(zhuǎn)換速率越來(lái)越高，JESD204B串行接口已經(jīng)越來(lái)越多地廣泛用在數(shù)模轉(zhuǎn)換器上，其對(duì)器件時(shí)鐘和同步時(shí)鐘之間的時(shí)序關(guān)系有著嚴(yán)格需求。本文就重點(diǎn)講解了JESD204B數(shù)模轉(zhuǎn)換器的時(shí)鐘規(guī)范，以及利用TI公司的芯片實(shí)現(xiàn)其時(shí)序要求。　　1. JESD204B介紹　　1.1 JESD204B規(guī)范及其優(yōu)勢(shì) 　　JESD204是基于SerDes($174.9800)的串行接口標(biāo)準(zhǔn)，主要用于數(shù)模轉(zhuǎn)換器和邏輯器件之間的數(shù)據(jù)傳輸，其最早的版本是JESD204A，現(xiàn)在是JESD204Bsubclass
關(guān)鍵字： JESD204B 數(shù)模轉(zhuǎn)換器

理解JESD204B協(xié)議

　　在使用我們的最新模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 設(shè)計(jì)系統(tǒng)時(shí)，我已知道了很多有關(guān) JESD204B 接口標(biāo)準(zhǔn)的信息，這些器件使用該協(xié)議與 FPGA 通信。此外，我還在 E2E 上的該欄目下閱讀了各種技術(shù)文章及其它博客文章，明白了為什么 JESD204B 是 LVDS 和 CMOS 接口的后續(xù)產(chǎn)品。　　有一個(gè)沒(méi)有深入討論的主題就是解決 ADC 至 FPGA 和 FPGA 至 DAC 鏈路問(wèn)題的協(xié)議部分，這兩種鏈路本來(lái)就是相同的 TX 至 RX 系統(tǒng)。作為一名應(yīng)用工程師，我所需要的就是
關(guān)鍵字： JESD204B FPGA DAC

Altera JESD204B解決方案簡(jiǎn)化了前沿?cái)?shù)據(jù)轉(zhuǎn)換器的集成

2014年1月24號(hào)，Altera公司(Nasdaq: ALTR)宣布，開(kāi)始提供多種JESD204B解決方案，設(shè)計(jì)用于在使用了最新JEDEC JESD204B標(biāo)準(zhǔn)的系統(tǒng)中簡(jiǎn)化Altera FPGA和高速數(shù)據(jù)轉(zhuǎn)換器的集成。很多應(yīng)用都使用了這一接口標(biāo)準(zhǔn)，包括雷達(dá)、無(wú)線射頻前端、醫(yī)療成像設(shè)備、軟件無(wú)線電，以及工業(yè)應(yīng)用等。
關(guān)鍵字： Altera JESD204B 轉(zhuǎn)換器 FPGA

IDT推出業(yè)界首款低功率雙通道16位DAC

擁有模擬和數(shù)字領(lǐng)域的優(yōu)勢(shì)技術(shù)、提供領(lǐng)先的混合信號(hào)半導(dǎo)體解決方案的供應(yīng)商 IDT?公司 (Integrated Device Technology, Inc.; NASDAQ: IDTI) 日前發(fā)布業(yè)界首款低功率雙通道 16 位、具備 JESD204B 的數(shù)模轉(zhuǎn)換器(DAC)，該器件適用于多載波寬帶無(wú)線應(yīng)用。
關(guān)鍵字： IDT DAC JESD204B

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