電子產(chǎn)品面板控制芯片的后端設(shè)計

2．3 布局
布局就是放置電子產(chǎn)品面板控制芯片中各個標(biāo)準(zhǔn)單元位置的過程，在布局期間要求優(yōu)化一個特定的目標(biāo)函數(shù)，這個目標(biāo)函數(shù)通常包括時序、連線長度、擁塞等。本設(shè)計采用時序驅(qū)動布局將關(guān)鍵路徑上的單元放得很近，以縮短連線長度來減小關(guān)鍵路徑時延。但為了減少擁塞度，要把連線均勻地分布在版圖上，以避免局部擁塞的現(xiàn)象，因此對布局時的最大密度設(shè)置為50％。通過對時序分析和阻塞分析，可知這種做法既達(dá)到時序收斂，又不會出現(xiàn)擁塞，布局效果良好。
2．4 時鐘樹綜合
由于同步設(shè)計電路中所有的操作都需要時鐘控制來實(shí)現(xiàn)同步，而時鐘網(wǎng)絡(luò)在所有信號網(wǎng)絡(luò)中負(fù)載最大、走線最長、要求最苛刻，因此時鐘樹綜合的質(zhì)量直接影響芯片的性能。時鐘樹綜合的目的在于控制時鐘傳播延遲、時鐘偏移和跳變時間。較大的時鐘延遲對解決電路的建立時間問題不利，較大的時鐘偏移會增加寄存器鎖存不穩(wěn)定數(shù)據(jù)的幾率，而控制好跳變時間有利于優(yōu)化時鐘樹的功耗。本設(shè)計先采用在自動CTS模式下，根據(jù)時鐘樹規(guī)格文件中的時序約束自動決定級別數(shù)和緩沖器數(shù)，然后根據(jù)設(shè)計中的具體情況用手動方式修改級別數(shù)、緩沖器類型以及所連接的寄存器，以達(dá)到盡可能好的效果。通過比較時鐘樹綜合報告文件可知，在自動模式下，時鐘偏移為0．13 ns，通過手動修改后時鐘偏移為0．078 ns，時鐘樹綜合結(jié)果顯示，如圖3所示。

2．5布線
SOC Encounter在布線時分為兩個階段完成：預(yù)布線和詳細(xì)布線。預(yù)布線時布線工具把整個芯片劃分為多個較小的區(qū)域，布線器只是估算各個小區(qū)域的信號之間最短的連線長度，并以此來計算連線延遲和每個區(qū)域的布線擁塞程度，這個階段并沒有生成真正的版圖連線。詳細(xì)布線時考慮信號完整性和時序驅(qū)動，同時可修復(fù)天線效應(yīng)、串?dāng)_影響和設(shè)計規(guī)則違反。詳細(xì)布線工具尋找并修復(fù)短路和開路的線，同時完成布線后優(yōu)化。在詳細(xì)布線時，Routing Track定義，布圖規(guī)劃，setNanoRouteMode命令參數(shù)設(shè)置的沖突會引起線的開路。出現(xiàn)開路情況后使用verifyTracks命令可以診斷標(biāo)準(zhǔn)單元的線的開路問題，能報告出在Blockage內(nèi)部引腳的距離太遠(yuǎn)，引腳未對齊，引腳在Stripes下面等問題。通過對報告分析，了解原因后進(jìn)行布局調(diào)整直到解決問題。
2．6 可制造性設(shè)計
可制造性設(shè)計包括消除天線效應(yīng)(NEC0．35CZ6H工藝不需要)、加Core填充單元(FILL1，F(xiàn)ILL2)、優(yōu)化接觸孔、加金屬填充滿足金屬密度要求。
默認(rèn)情況下是使用單孔進(jìn)行上下層之間的連接，在空間允許的情況下可使用雙孔或多孔進(jìn)行連接，使用雙孔或多孔的目的是減少過孔電阻、減少電遷移引起的失效，有利于時序收斂和提高良率。布線工具會利用：Multiple-cut Vias或Fat Vias替換掉信號過孔達(dá)到優(yōu)化過孔的目的。詳細(xì)布線時利用插入Multi-Cut Via或Fat Vias修復(fù)串?dāng)_。
版圖是由一行行等高Row組成，由于Row放置標(biāo)準(zhǔn)單元的利用率不可能達(dá)到100％，因此在Row中標(biāo)準(zhǔn)單元之間可能會有大小不等的間隙，這些間隙若不用填充單元進(jìn)行填充，則在物理驗(yàn)證工具進(jìn)行設(shè)計規(guī)則檢查時會產(chǎn)生大量DRC違規(guī)，解決辦法是加Core填充單元(FILL2，F(xiàn)IL-L1)。
根據(jù)CZ6H工藝中的金屬密度填充規(guī)則對所有金屬層加入考慮時序的金屬填充，這樣可盡量避免在時鐘和信號線周圍加入金屬填充，而更多的是加在電源和地線周圍。