自動(dòng)售貨機(jī)控制模塊 VHDL 程序設(shè)計(jì)及 FPGA 實(shí)現(xiàn)

編譯、仿真及FPGA實(shí)現(xiàn)
在Altera公司的可編程邏輯器件集成開(kāi)發(fā)平臺(tái)Quartus II 8.0下完成程序的編輯、編譯并進(jìn)行時(shí)序仿真。

1）編譯：編譯是EDA設(shè)計(jì)中的核心環(huán)節(jié)。軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化， 適當(dāng)?shù)赜靡黄蚨嗥骷M(jìn)行適配，最后產(chǎn)生編程用的編程文件。主要包括設(shè)計(jì)編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等過(guò)程。自動(dòng)售貨機(jī)控制模塊VHDL文件編譯報(bào)告如圖2所示。

圖2 編譯報(bào)告

報(bào)告中給出了進(jìn)行編譯的時(shí)間、采用的開(kāi)發(fā)軟件的版本、頂層設(shè)計(jì)實(shí)體名、選用器件的系列和型號(hào)、時(shí)序分析情況、占用資源情況及引腳使用情況等信息。

2）時(shí)序仿真：編譯后對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)是非常有必要的。仿真前，先利用波形編輯器建立波形文件，仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。若發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改設(shè)計(jì)邏輯。自動(dòng)售貨機(jī)控制模塊仿真波形如圖3所示。

圖3 時(shí)序仿真波形

3） FPGA實(shí)現(xiàn)：將編譯階段生成的編程數(shù)據(jù)文件通過(guò)Quartus II 下載到芯片EPF10K10LC84-4中，并在電子設(shè)計(jì)自動(dòng)化實(shí)驗(yàn)系統(tǒng)中進(jìn)行測(cè)試得到了正確的結(jié)果。