基于ARM+FPGA的重構(gòu)控制器設(shè)計(jì)

TCK：JTAG測試時(shí)鐘輸入，當(dāng)TCK保持在零狀態(tài)時(shí)，測試邏輯狀態(tài)應(yīng)保持不變；
TMS：測試模式選擇，控制JTAG狀態(tài)，如選擇寄存器、數(shù)據(jù)加載、測試結(jié)果輸出等，出現(xiàn)在 TMS的信號(hào)在TCK的上升沿由測試邏輯采樣進(jìn)入TAP控制器；
TDI：測試數(shù)據(jù)輸入，測試數(shù)據(jù)在TCK的上升沿采樣進(jìn)入移位寄存器(SR)；
TDO：測試數(shù)據(jù)輸出，測試結(jié)果在TCK的下降沿從移位寄存器(SR)移出，輸出數(shù)據(jù)與輸入到TDI的數(shù)據(jù)應(yīng)不出現(xiàn)倒置；
TRST：可選復(fù)位信號(hào)，低電平有效。
Xilinx器件接受使用JTAG TAP的編程指令和測試指令。在IEEE 1149．1的標(biāo)準(zhǔn)中，用于CPLD，FPGA以及配置PROM的常見指令有：旁路(BYPASS)指令，通過用1 b長的BYPASS寄存器將TDI與TDO直接連接，繞過(即旁路)邊界掃描鏈中的某個(gè)器件；EXTEST指令，將器件I／O引腳與內(nèi)部器件電路分離，以實(shí)現(xiàn)器件間的連接測試，它通過器件引腳應(yīng)用測試值并捕獲結(jié)果；IDCODE指令，返回用于定義部件類型、制造商和版本編號(hào)的32位硬件級(jí)別的識(shí)別碼；HIGHZ指令，使所有器件引腳懸置為高阻抗?fàn)顟B(tài)；CFG_IN／CFG_0UT指令，允許訪問配置和讀回所用的配置總線；JSTART，當(dāng)啟動(dòng)時(shí)鐘=JTAGCLK時(shí)為啟動(dòng)時(shí)序提供時(shí)鐘。
2．2 Tap狀態(tài)機(jī)時(shí)序介紹
JTAG邊界掃描測試由測試訪問端口的TAP控制器管理。TMS，TRST和TCK引腳管理TAP控制器的操作，TDI和TDO位數(shù)據(jù)寄存器提供串行通道。TDI也為指令寄存器提供數(shù)據(jù)，然后為數(shù)據(jù)寄存器產(chǎn)生控制邏輯。對(duì)于選擇寄存器、裝載數(shù)據(jù)、檢測和將結(jié)果移出的控制信號(hào)，由測試時(shí)鐘(TCK)和測試模式(TMS)選擇兩個(gè)信號(hào)控制。測試復(fù)位信號(hào)(TRST，一般以低電平有效)一般作為可選的第五個(gè)端口信號(hào)。
如圖2所示，所有基于JTAG的操作都必須同步于JTAG時(shí)鐘信號(hào)TCK。所有測試邏輯的變化(例如指令寄存器，數(shù)據(jù)寄存器等)必須出現(xiàn)在TCK的上升沿或下降沿。關(guān)鍵時(shí)序關(guān)系是：TMS和TDI采樣于TCK的上升邊沿，一個(gè)新的TD0值將于TCK下降邊沿后出現(xiàn)，因此一般情況下JTAG的時(shí)鐘不會(huì)太高。

圖3表示了IEEE 1149．1標(biāo)準(zhǔn)定義的TAP控制器的狀態(tài)圖，TAP控制器是16個(gè)狀態(tài)的有限狀態(tài)機(jī)，為JTAG接口提供控制邏輯。TAP狀態(tài)轉(zhuǎn)移如圖3所示，箭頭上的1或0，表示TMS在TCK上升沿的值(高電平TMS=1，低電平TMS=0)，同步時(shí)鐘TCK上升沿時(shí)刻TMS的狀態(tài)決定狀態(tài)轉(zhuǎn)移過程。對(duì)于TDI端輸入到器件的配置數(shù)據(jù)有兩個(gè)狀態(tài)變化路徑：一個(gè)用于移指令到指令寄存器中，另一個(gè)用于移數(shù)據(jù)到有效的數(shù)據(jù)寄存器，該寄存器的值由當(dāng)前執(zhí)行的JTAG指令決定。當(dāng)TAP控制器處于指令寄存器移位(SHIFTIR)狀態(tài)時(shí)，對(duì)于每一個(gè)TCK的上升沿，連接在TDI和TD0之間的指令寄存器組中的移位寄存器向串行輸出方向移一位。

當(dāng)TMS保持為高電平時(shí)，在TCK的上升沿TAP控制器進(jìn)入到“EXITl-IR”狀態(tài)；當(dāng)TMS為低電平時(shí)，TAP控制器保持在“指令寄存器移位”狀態(tài)。