基于Stratix III的DDR3 SDRAM控制器設(shè)計(jì)

　1 引言

　　DDR3 SDRAM是由JEDEC（電子設(shè)備工程聯(lián)合委員會(huì)）制定的全新下一代內(nèi)存技術(shù)標(biāo)準(zhǔn)，具有 速度更快、功耗更低、效能更高以及信號(hào)質(zhì)量更好等優(yōu)點(diǎn)，對(duì)于解決高速系統(tǒng)(例如某些高速圖 像處理系統(tǒng))設(shè)計(jì)中由于存儲(chǔ)器的處理速度和帶寬所產(chǎn)生的瓶頸，改善和提高系統(tǒng)性能提供了更 好的解決方案。

　　本文在分析DDR3 SDRAM的特點(diǎn)和基本控制方式的基礎(chǔ)上，給出了采用Altera公司最新的 ALTMEMPHY高速存儲(chǔ)器接口方案設(shè)計(jì)的DDR3 SDRAM控制器，并在Altera公司的StratixIII系列 FPGA上完成了驗(yàn)證和實(shí)現(xiàn)。目前，使用該控制器的DDR3 SDRAM已經(jīng)在某真三維立體顯示器項(xiàng)目 中作為高速圖像緩存得到了實(shí)際應(yīng)用。

　　2 DDR3 SDRAM的特點(diǎn)

　　與上一代器件相比，DDR3內(nèi)存技術(shù)仍然采用了在時(shí)鐘的上升沿和下降沿同時(shí)進(jìn)行數(shù)據(jù)傳輸 的基本方式，工作原理與控制方式基本相同，但又有著一些不同的新特點(diǎn)：擁有兩倍于DDR2的 8bit預(yù)?。╬refetch）能力；突發(fā)長(zhǎng)度（Burst Length，BL）固定為8，且增加了突發(fā)突變（Burst Chop）模式；新增了重置（Reset）功能，可以使DDR3達(dá)到功耗最小的狀態(tài)等[1]。

　　與其它SDRAM一樣，DDR3 SDRAM的操作指令主要通過(guò)RAS（行地址選擇）、CAS（列地址選擇）、 WE（寫使能信號(hào)）、CS（片選信號(hào)）以及CKE（時(shí)鐘使能信號(hào)）的高低電平組合來(lái)實(shí)現(xiàn)。但基于 其自身特點(diǎn)，DDR3指令集內(nèi)不但對(duì)原有的指令做了很多改動(dòng)，同時(shí)也增加了一些新的指令，時(shí) 序方面也有一定的差別。

　　在讀寫操作方面，與DDR2一樣，讀操作時(shí)由內(nèi)存給出一個(gè)與數(shù)據(jù)同步的DQS信號(hào)，它的邊沿 與讀數(shù)據(jù)一致；寫操作時(shí)，控制器同樣給出一個(gè)與數(shù)據(jù)同步的數(shù)據(jù)濾波信號(hào)DQS，它的邊沿處于寫數(shù)據(jù)當(dāng)中．DDR3具有on-the-fly突發(fā)模式，允許用戶在此模式下選擇4或8的突發(fā)長(zhǎng)度。圖1 給出了DDR3內(nèi)存典型的讀／寫操作時(shí)序圖[2]。

　　3 DDR3 SDRAM控制器的設(shè)計(jì)

　　DDR3 SDRAM控制器的設(shè)計(jì)方法采用了Altera推薦的ALTMEMPHY+用戶自定義控制器的結(jié)構(gòu)。 與傳統(tǒng)SDRAM控制器相比，此結(jié)構(gòu)加入了ALTMEMPHY接口部分。ALTMEMPHY宏功能是Altera開(kāi)發(fā)的 能夠動(dòng)態(tài)自校準(zhǔn)的數(shù)據(jù)通路，允許用戶在Stratix III等器件中快速建立物理層接口（physical layer interface），連接FPGA內(nèi)部控制邏輯和外部存儲(chǔ)器。使用ALTMEMPHY的的突出優(yōu)點(diǎn)是可 以通過(guò)訓(xùn)練模式和校準(zhǔn)功能來(lái)消除FPGA和存儲(chǔ)器在制造工藝中的偏差。在工作過(guò)程中，它利用 跟蹤機(jī)制來(lái)跟蹤并補(bǔ)償FPGA內(nèi)部的電壓或者溫度變化，而且不會(huì)中斷數(shù)據(jù)傳輸。DDR3 SDRAM控 制器的邏輯框圖如圖2所示，主要包括ALTMEMPHY和用戶自定義控制器兩部分。

　　為了簡(jiǎn)化內(nèi)部邏輯設(shè)計(jì)，提高系統(tǒng)性能，控制器設(shè)計(jì)采用半速率方案。所謂半速率方案， 就是將雙倍數(shù)據(jù)速率（DDR）轉(zhuǎn)換為時(shí)鐘頻率減半，并且只在時(shí)鐘上升沿進(jìn)行數(shù)據(jù)采集的半數(shù)據(jù) 速率（HDR）。采用半速率方案后，內(nèi)部邏輯頻率為外部存儲(chǔ)器接口頻率的一半，但是內(nèi)部數(shù)據(jù) 總線的寬度是外部數(shù)據(jù)總線寬度的4倍。在內(nèi)部頻率受限，外部引腳數(shù)給定時(shí)，半速率方案比全 速率方案支持的帶寬加倍。