基于PCIe總線的航空視頻采集記錄系統(tǒng)的設計
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3 系統(tǒng)的邏輯設計
在硬件設計的基礎上，邏輯設計成為整個系統(tǒng)性能實現(xiàn)的關鍵。邏輯設計完成整個系統(tǒng)的時序控制、視頻數(shù)據(jù)流的采集與解碼、視頻回放的編碼和PCIe橋接口的設計。
3．1 視頻解碼
在邏輯設計中，視頻解碼的功能是將DS90LV032所轉換的單端信號解碼后寫入FIFO緩沖，由后續(xù)邏輯讀取處理。其邏輯接口的VHDL形式描述如下：
上層邏輯調(diào)用此模塊，每調(diào)用一次，配置一個寄存器。所有128個寄存器的配置數(shù)據(jù)是預先定制的，存放在常量數(shù)組中。
經(jīng)過初始化后的SAA7121可以正常工作了。此時邏輯應該不斷輸送視頻數(shù)據(jù)。其邏輯接口可以描述如下：
3．3 PCIe橋接口設計
數(shù)據(jù)高速傳輸主要體現(xiàn)在PCIe總線的實際吞吐量，此為解碼后的數(shù)據(jù)傳輸?shù)钠款i。邏輯設計要特別考慮到軟件的方便和高效。接口邏輯設計集中在中斷邏輯和數(shù)據(jù)傳輸?shù)腷urst方式上。
需要傳輸?shù)囊曨l數(shù)據(jù)，首先送入一個FIFO，寫入端為32k×16bit，讀出端為16k×32bit，寫入時既適合了視頻數(shù)據(jù)的寬度，讀出傳輸時又發(fā)揮了PCI32-bit總線的優(yōu)勢，加快了轉換。中斷邏輯設計如下：
(1)當寫入數(shù)據(jù)達到FIFO容量的1／4時，即寫夠4k×32bit時產(chǎn)生中斷。這個條件可根據(jù)FIFO的可編程空判斷，亦即PRG1 Empty=‘0’時產(chǎn)生中斷。
(2)當主機響應中斷，開始讀FIFO數(shù)據(jù)時撤銷中斷。
(3) 當本次burst讀結束后，才允許根據(jù)條件重新判斷中斷條件。
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